传统的、基于通用DSP处理惩罚器并运行由C语言开辟的算法的高性能DSP平台，正在朝着利用FPGA预处理惩罚器和/或协处理惩罚器的方向生长。这一最复活长可以或许为产品提供巨大的性能、功耗和本钱上风。

 

       只管上风云云明显，但风俗于利用基于处理惩罚器的体系举行计划的团队，仍会克制利用FPGA，由于他们缺乏须要的硬件技能，来将FPGA用作协处理惩罚器（图1）。不熟习像VHDL和Verilog如许传统的硬件计划要领，限定或制止了FPGA的利用，这通常会导致计划本钱过高，且功耗过大。ESL，一套全新推出的计划东西，可以或许办理这一计划困难。它在保存老例软硬件计划方法的同时，资助基于处理惩罚器的计划者利用可编程逻辑加快本身的计划。

 

图1 - DSP硬件平台

       

 

       计划职员可以或许利用由FPGA架构的并行性所带来的利用机动的特点，大幅提拔DSP体系的性能。通常的计划示例包括（并不范围于）FIR滤波、FFT、数字下变频和前向纠错（FEC）模块等。

 

       Xilinx VirtexTM-4和Virtex-5架构提供了多达512个并行乘法器，它们可以或许以高出500MHz的速率运行，提供256GMAC的DSP峰值性能。通过在FPGA上实现高速并行处理惩罚，而在DSP上实现高速串行处理惩罚，可以使整个DSP体系的性能得到优化，同时低落体系的功率需求。

 

       借助FPGA嵌入式处理惩罚低落本钱

 

       带有FPGA协处理惩罚器的DSP硬件体系，为C算法范畴之内的运算（比方DSP处理惩罚器、FPGA可配置逻辑块（CLB）和FPGA嵌入式处理惩罚器之间的算法分别）提供了很多实现要领。Virtex-4器件提供了两种嵌入式处理惩罚器——通常被用作体系控制的MicroBlaze软核处理惩罚器和性能更高的PowerPC硬核处理惩罚器。由FPGA架构实现的并行操纵，可以或许被直接用于DSP的数据路径，或被配置为一个嵌入式处理惩罚器的硬件加快器。

 

       计划者所面对的挑衅是如安在所提供的硬件资源之间分别DSP的体系操纵，才华做到最为有效和最节流本钱。利用FPGA嵌入式处理惩罚器的最大长处并不总是显而易见的，但这一硬件资源的确可以或许极大地低落体系的团体本钱。FPGA嵌入式处理惩罚器提供了如许一个机遇：将全部非关键性操纵会合于嵌入式处理惩罚器上所运行的软件，从而最大限度低落体系所需硬件资源的总量。

 

 

       在FPGA的应用中，术语“C步伐到体系门”特指如下两种实现要领之一——在FPGA架构上直接实现一个DSP模块或为MicroBlaze或PowerPC 405嵌入式处理惩罚器创建一个硬件加快器（图2）。

 

       当操纵直接在DSP数据路径中举行时，将FPGA作为一个DSP模块来实现操纵，可以或许得到最高的性能。这一要领先将C代码直接综合成RTL代码，然后在DSP的数据通路中对模块举行实体化。你可以利用传统的HDL计划要领，或通过像Xilinx System Generator for DSP如许的体系东西，来举行实体化。这种直接实体化方法，可以或许让开辟职员以最小的开销到达最高的性能。

 

图2 - DSP硬件体系的C步伐实现要领

 

       主流的C综合东西可实现的性能，可以或许与手写RTL相媲美——但要做到这一点，必要对C综合东西的事变原理和代码魄力魄力有细致的相识。为了到达所请求的性能，通常必要对代码举行修改，并且添加内联综合指令，以插入并行和流水线级。固然要举行这些改造，但是计划服从还是可以或许大大进步。C体系模型仍旧是驱动计划流程的重要因素。

 

       作为一种更换方案，为Xilinx嵌入式处理惩罚器创建一个硬件加快器通常是一个更为大略的要领。在该要领中，仍旧重要利用处理惩罚器来运行C步伐，只是将对性能有庞大影响的操纵以硬件加快器的情势安排到FPGA逻辑中实行。这是一种更方向于以软件为中间的计划要领。然而，这一要了解捐躯一些性能。与DSP模块的要领相似，C步伐被综合成RTL代码，所差别的是顶层实体被接口逻辑包围，以便能与Xilinx嵌入式处理惩罚器的总线相连。这就创建了一个硬件加快器，它可以或许被调入到Xilinx EDK环境中，并且被软件友爱的C步伐调用。

 

       对将C步伐映射到硬件加快器的性能请求，通常不是那么苛刻。这里的目标是使性能比利用纯软件实现的要领得到进步，同时保持软件友爱的计划流程。固然仍有编码技能和内联综合指令，但通常可以不利用它们就到达所请求的性能提拔。

 

       计划要领——采取FPGA协处理惩罚的停滞

 

       精确分别和实现一个巨大DSP体系，必要耗费大量时间和精力掌握所需的技能。2005年，Forward Concepts市场观察公司为了确定在DSP计划中选用FPGA最紧张的标准，开展了一项观察。观察的结果表明开辟东西是最紧张的选择标准，如图3所示。

 

       观察结果表现，利用FPGA协处理惩罚器实现DSP硬件体系的上风，已经得到用户的充分承认，但对付传统的DSP计划者来说，开辟东西现有的状态，成为他们采取这一计划要领的停滞。

图3 - 2005年Forward Concepts公司的市场观察，“DSP战略：嵌入式趋势方兴未艾”

图4 – Xilinx ESL筹划的计划流程。

 

 

       ESL计划东西将数字计划的抽象度在RTL的底子上又进步了一步。此中部分东西专门用来将由C/C++开辟的体系模型映射到包括FPGA和DSP处理惩罚器的DSP体系中。此举的目标是使硬件平台对软件计划者变得透明（图4）。

 

       本年，为了全面办理上述停滞，Xilinx公司和重要的ESL东西厂商携手启动了一个被称为ESL筹划的相助项目。这一相助筹划的重要目标是付与计划者软件编程的本领，使他们可以或许在可编程硬件中轻松地实现本身的想法，而无需学习传统的硬件计划本领。该筹划融合了ESL成员机构的创新，可以或许加快产品开辟进程，推动计划职员采取天下上开始辈的计划要领。

 

       结论

 

       将Xilinx ESL相助搭档的东西连合在一起，可以或许提供遍及的互补性办理方案，这些办理方案已针对一系列产品、平台和终极用户举行了优化。Xilinx公司也在会合力气研究互补技能。比方，AccelDSP综合为在浮点MATLAB中开辟的算法提供了硬件实现的要领，而Xilinx System Generator for DSP使得用ESL计划开辟的模块，可以或许轻松地与Xilinx IP和嵌入式处理惩罚器连合起来。借助多个极富创新精力的相助搭档的事变，是实现步伐员盼望的FPGA计划流程最快捷的途径。

 

       相识ESL筹划方面的更多信息，敬请登录网站www.xilinx.com/cn/esl。