采取FPGA实现脉动阵列

　　微电子学的生长彻底变化了谋略机的计划：集成电路技能增长了可以或许安置到单个芯片中的元器件数量及其巨大度。因此，采取这种技能可以构建低本钱、专用的外围器件，从而敏捷地办理巨大的题目。
        大范围集成电路（VLSI）技能明白地指出：大略和规矩的互连导致便宜的实现方法以及高密度，而高密度可以或许实现高性能和低开销。有鉴于此，我们致力于计划并行的运算规矩，其拥有大略且规矩的数据流。我们也致力于将流水线技能作为在硬件中实现这些算法的通用本领。借助于流水线技能，输入和输出之间的处理惩罚可以同时举行，因此，总的实行时间变得最小。在流水线的每一阶段上，采取流水线技能外加多处理惩罚技能可以或许得到最佳的性能。在下面，我们要论证一个微处理惩罚器阵列可以或许借助流水线矩阵谋略，使得速率得到最佳的提拔。图1是一个脉动阵列的大略例子。在这种布局下有两个输入向量阵列，z和x。处理惩罚单位有一个值， ，通常是根据定义在单位内的运算规矩而得到的结果。其输出是一个向量， 。

　　图1中的脉动阵列的输出可以被大略地表现为向量矩阵干系：

　　它表现了怎样采取一对脉动阵列来办理在很多信号处理惩罚情况 下出现的线性最小二乘题目。主阵列（三角形的）常用来实现Givens旋转法 的流水线序列，其通过归一化更改到上三角形，从而减小数据矩阵 。
　　紧张的及时应用的数量在增长，尤其在无线通讯范畴，请求体系在出现强滋扰的环境下可靠地事变。基于码分多址（CDMA）技能的当代无线通讯体系由于多路径衰减、多址滋扰（MAI）、码间滋扰（ISI）这三个重要因素导致容量和性能上的限定。降服这些困难的常用方案是采取发射功率控制、错误控制编码以及典范地基于传统耙状吸取机的多种技能。耙状吸取机的性能由于快速时变通道的出现而大打扣头，这些快速时变通道在实际的移动无线通讯体系中是很常见的。有两种滋扰与用于CDMA下行线的耙状吸取机有关：一种是指间滋扰（IFI）；另一种是多址滋扰（MAI）。这两种滋扰都是由于无线通道的频率选择引起的。当采取耙状吸取机时，IFI和MAI会使CDMA体系的容量受到限定。
　　改进CDMA传输的性能必要克制IFI和MAI。当耽误扩散较大时，可以通过信道均衡，将频率选择性衰减信道转换为频率非选择性衰减信道。如许，基于自适应规矩的均衡吸取机好像是一个有效的CDMA吸取机。它通过复兴复兴正交扩频码来规复发送的数据，从而克制了IFI和MAI。自适应的最小均方（LMS）法和递归最小二乘（RLS）法迭代地谋略时变信道。借助相对较短的存放数据的缓冲器，它们具有较短的处理惩罚延时的好处。RLS算法看重回溯到初始态的全部信息，根据到达的新数据更新加权向量的预计值。由于收敛性较好，因此RLS优于LMS。别的，要是自适应算法发散，大概收敛迟钝，它将很难实现对IFI和MAI的克制，而这是均衡吸取机非常根本的目标。另一方面，RLS算法必要在信号保持时期举行大量的运算，而这不是一个实际的无线电体系所盼望的，由于简化是低落本钱的关键地点。在改造RLS滤波器的数字特性情况下，引入通过QR分析（QRD）得到的输入矩阵的直角三角形。如许的一个三角形化进程可以通过一系列的Givens旋转法来实现，这种做法常被用来在基于样本为单位的原理上实现QR的更新。
　　采取Givens旋转法的QRD-RLS算法的一种有效的并行三角形脉动处理惩罚器阵列的实现要领已经问世 。一个同一的周期性时钟控制着这个脉动阵列，它实行平面旋转以消除输入信号矩阵的一些元素。通常，旋转角度的谋略必要对开方、乘法和加法运算求逆。这种要领称作根本的Givens旋转法，但存在自由的Givens平方根 。CORDIC算法也可以仅仅采取二进制的移位和加法来实现，但是由于必要定标、更多的迭代以及谋略中大概的不稳点而增长本钱。图2举了一个老例的CDMA体系的例子。作为比较，图3展示了一个构建出的RLS自适应均衡器。

　　RLS的目标是在每个采样时间 谋略复数的权重向量，从而减小残值向量的模。

　　这里 是一个复数或观察值， 是想要得到的复数向量，它要在同临时候立即预计出来。包括在谋略中、但没有明白地表现出来的是一个指数型的权重因子（忘记因子），它以累进的方法极大地加权于旧的数据上。这一加权可以通过优于实际乘法运算的二进制移位方法来实现。在图4中，主三角形阵列ABC通过实行式（2）的QRD更改将数据矩阵 转换为一个上三角形矩阵 。

是一个酉矩阵，它由一系列的Givens旋转孕育产生。图4中的圆形物体是旋转（边界）处理惩罚器单位，方形物体是向量化（内部）的处理惩罚器单位。旋转单位谋略得当的角度旋转参数，并将它转达到向量化处理惩罚单位。雷同的，在最小二乘处理惩罚器阵列单位的右列DE，预计并存储由式（3）所定义的向量 。

　　优化权重向量由式（4）给出。

　　每个旋转和向量化处理惩罚单位都有一个定义过的算法来实现特定的体系，如图1所示。该体系可以有一个定义过的布局来处理惩罚RLS大概颠末构建来处理惩罚用于自适应天线波束赋形技能中的最小方差无畸变相应（MVDR）算法。细致图4中的每个单位必须比及输入向量 完全消散后才华更新它所存储的数值。这个进程大概理所固然的是流水线式的。必要牢记的是，当处理惩罚复数时，旋转起首必须使虚部为零，然后再次旋转使剩余的实部为零。细致单位的末了一列雷同传统的耙状吸取机的一个吸取分支。

　　图4中的脉动阵列以高度的流水线方法运行。谋略的波阵面以信号吸取的速率传播。在所要的信号 不可知的环境下，采取先验的预计要领。在此情况下， 反馈作为 的输入。鉴于此反馈回路，无法实现完全的流水线方法。然而，处理惩罚阵列的列可以举行流水线谋略，而行则不可。如许的脉动阵列实现方法的一个紧张的潜伏好处是它的能效。能耗在开辟用于无线体系的滋扰克制算法中至关紧张。在集成电路中，能耗是门速率的递增函数 。大的并行脉动阵列处理惩罚方法可以或许在不相应地低落算法的更新速率的条件下，使得单个门的速率大大降落，如许就到达了高能效的目标。
　　采取Givens旋转的算法可以获取风雅的数字性能，它可以利用收缩字长的算法有效地在ASIC和FPGA中实现。字长必须充足使权重的谋略到达肯定精度，从而彻底地消除滋扰。对付FPGA来说，它的布局必要针对字上举行参数化，并且要包括属性以便提供布局信息，从而在可预知时序的条件下，实现非常麋集的布局。
　　FPGA技能的生长速率令人震惊。最新的FPGA提供了一种无需采取ASIC就可以到达自适应体系所需的性能的要领。比方DRAM，它们充分利用了当今制造工艺所提供的大量晶体管，它们可以或许用来完成符合的并行运算。别的，诸如LatticeECP系列的FPGA如今已经集成了DSP模块，可以用硬件方法实现乘法、加法以及乘法累加（MAC）等成果。因此，利用这种技能进步和布局优化，极有大概获取大大逾越现有布局的性能。