基于AD6644的中频数字处理惩罚模块的计划

    随着高速Ａ／Ｄ转换技能和ＤＳＰ技能的生长，中频数字处理惩罚技能亦得到生长。中频数字处理惩罚技能是进步当代通讯吸取机性能的紧张技能之一。作为中频数字处理惩罚的内核器件，早期的Ａ／Ｄ转换器由于速率和精度的限定，难以餍足中频数字吸取机高速数字化的请求。本文将以基于软件无线电技能的差分跳频电台中频数字吸取机为例，给出一种基于新型ＡＤＣ器件－ＡＤ６６４４的中频数字处理惩罚模块的计划方案。

      １体系总体布局计划

　　本方案的中频数字吸取体系布局如图１所示。因差分跳频体系是一种异步跳频体系，省去了同步电路，布局得以简化。该体系重要由射频前端、中频预处理惩罚和中频数字处理惩罚三部分构成。体系重要成果为：事变在短波频段（２～３０ＭＨｚ），对跳频速率为５０００跳／ｓ、带宽为２．５６ＭＨｚ的信号举行不低于１２ｂｉｔ的采样，以符合的数据率送入ＤＳＰ，然后由ＤＳＰ完成种种算法处理惩罚。

　　射频信号先颠末２～３０ＭＨｚ的前置滤波放大电路放大。为了有效克制组合频率滋扰和副波道滋扰，本体系的中频预处理惩罚部分采取高中频方案３。信号经滤波放大后，再经二次下变频得到５．１２ＭＨｚ的低中频信号。该信号经带通滤波放大电路后，进入Ａ／Ｄ采样。为了包管不产生频谱混叠，计划ＡＤＣ的采样速率为８倍于信号带宽，即２０．４８ＭＨｚ。关于二中频选择及采样速率的确定，请拜见参考文献３，这里不再赘述。采样后的数据率到达１４ｂｉｔ×２０．４８ＭＨｚ＝２８６．７２Ｍｂｉｔ／ｓ，经ＦＩＦＯ缓冲后，送入ＤＳＰ举行正交更改、ＦＦＴ、频点辨认和解跳、信道译码等处理惩罚。下面偏重就中频数字处理惩罚模块的硬件实现举行细致阐明。

      ２中频数字处理惩罚模块硬件电路计划

　　由图１可以看出，中频数字处理惩罚模块的重要成果是对５．１２ＭＨｚ中频的带通讯号举行Ａ／Ｄ转换，将采样数据经缓冲送入ＤＳＰ举行处理惩罚。硬件计划重要包括ＡＤＣ、ＦＩＦＯ、ＤＳＰ三种器件的利用以及它们之间的两个接口，下面分别先容。

　　2.1 ＡＤＣ器件

　　ＡＤＣ的采样率请求２０．４８ＭＨｚ。对付２～３０ＭＨｚ的ＨＦ信号，在该采样速率下，请求ＡＤＣ器件的动态范畴到达６０～９０ｄＢ。美国ＡＤ公司的ＡＤ６６４４是抱负的选择。

　　ＡＤ６６４４是一种具有１４位精度、最高采样率为６５ＭＳＰＳ的Ａ／Ｄ转换器。重要特性有：多音无杂散动态范畴（ＳＦＤＲ）到达１００ｄＢ，典范ＳＮＲ为７４ｄＢ，功率耗散为１．３Ｗ，数字采样输出为２的补码格局，并且有数据输出指示信号ＤＲＹ。

　　ＡＤ６６４４片上提供了采样保持电路和基准电位，使其能成为一个完备的Ａ／Ｄ转换办理方案。ＡＤ６６４４的转换敏锐度到达１３４μＶ，在奈奎斯特带宽上得到了１００ｄＢ的ＳＦＤＲ，大大加强了当其输入端存在杂散分量时从中检测出有效小信号的本领，这种突破性的改造放宽了多模数字吸取机（软件无线电）的性能瓶颈。ＡＤ６６４４内部采取三级子区式转换布局，既包管了精度又低落了功耗。其内部布局框图如图２所示。   

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       2.1.1 采样电路

　　ＡＤ６６４４的采样时钟请求质量高且相位噪声低，要是时钟信号抖动较大，信噪比容易恶化，很难包管１４位的精度。为了优化性能，ＡＤ６６４４的采样时钟信号采取差分情势。时钟信号可通过一个变压器或电容交换耦合到ＥＮＣＯＤＥ和ＥＮＣＯＤＥ引脚，这两个引脚在片内被偏置，无需外加偏置电路。为了进步时钟信号的差分输入质量，本计划采取了Ｍｏｔｏｒｏｌａ公司的低压差分吸取芯片ＭＣ１００ＬＶＥＬ１６。整个ＡＤ６６４４的采样电路如图３所示。由于采样电路的性夺目系到末了的采样精度，以是在布线时，应包管从晶振到时钟输入脚间隔只管即便短，采样电路与别的数字电路只管即便断绝。在整个采样电路下应大面积辅铜接地，以低落大概受到的电磁滋扰，同时也可低落对别的电路的滋扰。

　　2.1.2 模仿信号输入

　　作为新型的高速、大动态范畴ＡＤＣ，ＡＤ６６４４的模仿信号输入也请求差分情势。如许在模仿信号阶段，差分信号可以滤失偶次谐波分量、共模的滋扰信号（如由电源和地引入的噪声），对晶振的反馈信号也有很好的滤波作用，有利于进步ＡＤ６６４４性能。

　　ＡＤ６６４４的模仿输入电压在芯片内部被偏置到２．４Ｖ，驱动ＡＤ６６４４的模仿信号通过交换耦合送进输入端。ＡＤ６６４４的差分输入阻抗为１ｋΩ，差分输入电压的峰－峰值为１．１Ｖ，以是模仿输入的功率为－２ｄＢｍ，这大大简化了模仿信号驱动放大电路。充分利用ＡＤ６６４４输入阻抗高的好处，根据变压器阻抗更改和最佳阻抗立室理论，在实际应用中可采取如图４所示的参考电路，则信号输入端可接立室阻抗为５０Ω、满量程驱动功率约为４．８ｄＢｍ的模仿信号源。变压器次级的串联电阻起断绝和限流作用。   

       2.1.3 应用细致事变

　　ＡＤ６６４４的供电电源必须稳固性好，由于电源的高频分量容易孕育产生辐射，以是在靠近ＡＤ６６４４各电源引脚的地方，应安排０．１μＦ的去耦电容。为了防备高速的数字输出变革将开关电流耦合进模仿电源，ＡＤ６６４４的数字电源和模仿电源应该退出。模仿电源应该在５Ｖ±５％的范畴内，数字电源应为３．３Ｖ，同时尽大概地靠近电源安排０．１～０．０１μＦ的陶瓷电容来举行高频滤波，并联安排１０μＦ的钽电容滤除低频噪声。

　　为了很好地吸取ＡＤ６６４４的数字输出信号，应只管即便减小容性负载。ＡＤ６６４４的数字输出有一个牢固的输出转换摆率（１Ｖ／ｎｓ），一个典范的ＣＭＯＳ门加上布线约有１０ｐＦ的电容，因此每ｂｉｔ的转换会有１０ｍＡ（１０ｐＦ×１Ｖ／１ｎｓ）的动态电流出入器件，一个满量程的转换动态电流最大大概达１４０ｍＡ（１４ｂｉｔ×１０ｍＡ／ｂｉｔ）。在实际应用中，每条数据输出线上应安排１００Ω电阻，目标是要只管即便限定这些电流流入吸取器件。别的还应细致，分外的容性负载会增长传输时延，要餍足数字输出的时延请求，容性负载应限定在１０ｐＦ以内。

　　2.2 ＦＩＦＯ器件

　　ＡＤ６６４４输出的数据率高达２８６．７２Ｍｂｉｔ／ｓ。云云高的数据率，要是直接用ＤＳＰ的ＥＭＩＦ接口吸取，会使ＤＳＰ负荷过重。别的，要是存储控制体系不克不及及时地吸取数据，前次的数据会顿时被下次的数据更新，导致数据丢失，因此必须采取高速缓存。如今常用的缓存多为ＦＩＦＯ、ＳＲＡＭ及双口ＲＡＭ等。双口ＲＡＭ和ＳＲＡＭ存储量较大，但必须配以巨大的地点产生器。对付ＦＩＦＯ芯片，数据次序出入，且容许数据以差别的速率写入和读出，并且外围电路大略，以是本计划选用ＴＩ公司的触发式ＦＩＦＯ ＳＮ７４ＡＣＴ７８０４作为数据缓存。

　　ＳＮ７４ＡＣＴ７８０４是一种高速的５１２×１８ｂｉｔ的ＦＩＦＯ器件，存取速率最高可达５０ＭＨｚ，数据访问时间可达１５ｎｓ。数据在ＬＤＣＫ的上升沿写入，在ＵＮＣＫ的上升沿读出。ＦＩＦＯ的状态可通过状态位：满（／ＦＵＬＬ）、空（／ＥＭＰＴＹ）、半满（ＨＦ）以及近空／近满（ＡＦ／ＡＥ）得到。ＳＮ７４ＡＣＴ７８０４只能上电复位。

　　2.3 ＤＳＰ器件

　　由于ＡＤＣ的高数据率输出，用ＤＳＰ举行及时处理惩罚会有很大压力。在ＤＳＰ举行运算之前，必须先举行数字下变频以低落数据率。通过对ＤＳＰ算法运算量的团体阐发，ＴＩ公司的ＴＭＳ３２０Ｃ６２０１可餍足计划必要。作为定点ＤＳＰ，ＴＭＳ３２０Ｃ６２０１主频可达２００ＭＨｚ，处理惩罚速率可达１６００ＭＩＰＳ，并且它的外部存储器接口（ＥＭＩＦ）支持种种同步和异步存储器，对ＦＩＦＯ有很好的支持。   

       2.4 硬件接口计划

　　为了包管ＡＤ６６４４的采样输出信号正确、高效地送入ＤＳＰ，在ＡＤＣ与ＤＳＰ之间将两片ＦＩＦＯ并列，构成双ＦＩＦＯ缓冲布局，并以３２ｂｉｔ总线宽度连接到ＤＳＰ的ＥＭＩＦ接口，详细连接如图５所示。通过这种接口计划，在充分利用ＥＭＩＦ的３２ｂｉｔ数据线宽度的同时，又奇妙地实现了采样数据的奇偶疏散，为ＤＳＰ的数字滤波和ＦＦＴ运算提供了方便。

　　起首先容ＡＤＣ与ＦＩＦＯ的接口。ＡＤ６６４４的１４位采样信号输出Ｄ１３０与两个ＦＩＦＯ的数据输入Ｄ１５０相连（ＦＩＦＯ的Ｄ１５和Ｄ１４悬空），ＤＲＹ信号经二分频后，一起连接低１６位ＦＩＦＯ１的ＬＤＣＫ引脚，另一起经“非”门反相后连接ＦＩＦＯ２的ＬＤＣＫ引脚， ＤＲＹ脚输出的是ＥＮＣＯＤＥ信号的同频反向耽误信号。从时序图图６中可以看出，在ＤＲＹ的上升沿处，采样信号Ｄ１３０准备输出，ＤＲＹ信号可正确地作为后续ＦＩＦＯ的触发存储时钟信号。经二分频后的ＤＲＹ信号在上升沿处瓜代触发ＦＩＦＯ１和ＦＩＦＯ２的写时钟，将奇偶采样信号分别存入差别的ＦＩＦＯ。

　　接着先容ＦＩＦＯ与ＥＭＩＦ的接口。对付读ＦＩＦＯ的操纵，这里用到ＥＭＩＦ异步存储器控制信号：输出使能ＡＯＥ和读使能ＡＲＥ、ＣＥｎ是外部空间选择信号。从图中逻辑干系可看出，当ＡＯＥ与ＣＥｎ都有效时，ＯＥ有效，片选使能两个ＦＩＦＯ。当ＣＥｎ和ＡＲＥ同时有效时，ＵＮＣＫ无效，待读出的数据在此时举行初始化，随后ＡＲＥ会跳变为正电平４，使ＵＮＣＫ孕育产生上升沿，ＦＩＦＯ中数据被读出。图中两个ＦＩＦＯ的半满信号ＨＦ颠末一个“与”门连接至ＤＳＰ外部停止引脚ＥＸＴ＿ＩＮＴ，在运行中不绝检测ＨＦ管脚状态。当两个ＦＩＦＯ皆到达半满时，“与”门输出由低变高，上升沿触发ＤＳＰ外部停止ＥＸＴ＿ＩＮＴ。ＤＳＰ启动ＤＭＡ（直接存储器存取）以突发的方法读取ＦＩＦＯ数据。ＦＩＦＯ１中数据作为低１６位，ＦＩＦＯ２中数据作为高１６位，归并为３２位数据读入ＤＳＰ内部存储空间。

　　有一个题目值得细致，两个ＦＩＦＯ在本次读取完成之前，有大概再次到达半满状态，使得“与”门提前孕育产生上升沿，而当本次读取完成后，“与”门输出已保持为高电平，不会再孕育产生上升沿来触发新的停止，而停止是靠上升沿触发的，以是会导致传输克制。为了办理这个题目，将ＤＳＰ计时器的ＴＩＮＰ０管脚配置为通用Ｉ／Ｏ口，也与“与”门输出相（接上页）

　　连，用来帮助检测ＦＩＦＯ的半满状态。如许当本次读操纵完成时，要是检测ＴＩＮＰ０口为“１”，阐明ＦＩＦＯ又一次都到达半满，则再次启动ＤＭＡ举行数据传输。因此，在步伐计划进入外部ＥＸＴ＿ＩＮＴ停止办事步伐时，起首屏蔽ＥＸＴ＿ＩＮＴ，包管在本次ＤＭＡ传输中不同错误停止的任意触发做出相应，然后启动ＤＭＡ举行本次数据传输，完本钱次传输后，发送一个帧传输结束信号到ＣＰＵ，ＤＭＡ传输停止。在此ＤＭＡ停止办事步伐中，检测ＴＩＮＰ０，要是为高电平，便再次启动ＤＭＡ传输；不然使能停止ＥＸＴ＿ＩＮＴ，等待“与”门的下一次上升沿触发。这种停止与轮询方法的双重机制包管了数据传输的可靠性。

       3 布线调试经历及结论

　　由于本模块涉及模数殽杂的高速电路计划，以是电路板应严格分为模仿区和数字区，以ＡＤＣ作为两区的交界。内层地也应相应分为数字地和模仿地，并在ＡＤＣ相近通过磁珠在一点相连，以消除数字地对模仿地的滋扰。ＡＤＣ的时钟与模仿信号的输入应只管即便断绝，晶振安排应只管即便阔别供电电路。对付ＦＩＦＯ，为了使ＬＤＣＫ、ＵＮＣＫ、ＨＦ、ＲＥＳＥＴ等信号精确且波形精良，包管数据的读取不会孕育产生丢失和误读，应淘汰对这些信号线的滋扰，可采取走线得当加粗、加信号包地的步伐。在实际调试进程中发明，由于ＡＤ６６４４的ＤＲＹ信号输出的驱动本领较小，使得ＦＩＦＯ数占偶然产生漏读征象。采取门电路举行整形和驱动，漏读征象可得到办理。

　　本计划通过少量集成芯片辅以很少的分立元件，实现了中频数字处理惩罚模块的成果，并且精度和可靠性都有肯定的包管。在ＡＤＣ与ＤＳＰ之间通过奇偶数据疏散的ＦＩＦＯ缓冲接口，在低落数据率的同时，还能为后续多相滤波等算法提供奇偶疏散。颠末调试，该吸取体系在输入中频为５．１２ＭＨｚ、带宽为２．５６ＭＨｚ的模仿信号时，其采样精度可包管在１２位以上，餍足了ＤＳＰ信号处理惩罚的请求。