一种基于DSP的软件锁相环模型与实现

    随着大范围集成电路及高速数字信号处理惩罚器的生长，通讯范畴的信号处理惩罚越来越多地在数字域付诸实现。软件锁相技能是随着软件无线电的生长和高速DSP的出现而开展起来的一个研究课题。在软件无线电吸取机中采取的锁相技能是基于数字信号处理惩罚技能在DSP等通用可编程器件上的实现情势，由于这一范例锁相环的成果重要通过软件编程实现，因此可将其称为软件锁相环（software PLL）^［1］。
   
　　只管软件锁相环采取的根本算法头脑与模仿锁相环和数字锁相环相比并没有太大变革，然而着实现方法却完全差别。本文将创建软件锁相环的Z 域模型，阐发软件锁相环中的延时预计、捕获速率及多速率条件下的软件锁相环模型题目^［1］。

1软件锁相环的根本模型
   
　　在模仿锁相环的底子上，利用数字、模仿体系相互之间的接洽，以二阶二型锁相环为例创建软件锁相环的Z 域模型。文献［2］细致给出了锁相环的根本模型和原理。
   
　　要是将锁相环的根本部件采取软件编程的情势实现，就可以得到软件锁相环的根本构成，如图1所示。
   
　　起首从模仿锁相环的S域模型出发得到软件锁相环的Z 域模型（二阶二型模仿锁相环的S域模型请参阅文献［2］）。由于双线性更改是接洽模仿体系与数字体系的一个紧张要领，具有转换大略且表达式清楚明白的特点^［3］，因此本文选择双线性更改法作为模仿锁相环与软件锁相环之间的转换底子。

式(1)是双线性更改法的复频域表达式：

此中：T是接洽数字体系与模仿体系的采样时间隔断，1/T表现采样频率。根据该转换关系，对S域模型各部分映射的数字复频域表达式举行转换，可以得到如图2所示的复频域模型。

在实际应用中，二阶线性体系常采取阻尼因子ξ、无阻尼振荡频率ω_n形貌。在二阶二型锁相环中，τ₁，τ₂ ，K 与ξ，ω_n之间的映射干系如下：

    在式(1)和式(2)的底子上对图2举行等效更改，可以得到软件锁相环的另一个线性相位Z域模型，如图3所示。

在模型Ⅰ中，参数τ₁，τ₂和K与实现电路成果的电阻、电容、压控振荡器密切相干。而实现软件锁相成果的倒是乘法器、加法器与寄存器，因此采取模型Ⅱ表征软件锁相环线性相位Z域模型显得更有实际意义。
2软件锁相环的数学模型
    数字鉴相器的Z域模型如下：
 
    实现数字鉴相器的要领之一便是借助信号的正交分析，图4是该要领的原理框图。

此中：LPF表现低通滤波，A是低通滤波器带来的常数增益。因此鉴相器的输出：

    颠末反Z更改得到数字环路滤波器的时域表达式为：

    通过反Z更改得到数控振荡器的时域表达式：

    变量u_c(nT)数值较小且变革不会太快,因此式(14)创建：

    综合式(11)、式 (12)和式(13)，得到NCO输出信号的表达式：

要因此数字频率形貌数控振荡器，则称其数字中间频率为ω₀T，数字偏置频率为ω_n²·u_c(nT)·T。因此，该数控振荡器的敏锐度与数字敏锐度分别为·T。

3多速率条件下的软件锁相环
    
　　在数字化吸取机中，通常遇到多速率条件下的抽样率转换题目。所谓多速率体系是指在一个数字体系中存在2个或2个以上的抽样率^［4］。构成软件锁相环鉴相器的混频器通常事变在体系采样频率上。在餍足奈奎斯特采样定律的条件下，数字化吸取机的体系采样率一样平常高达数10 M。而数字鉴相器构成部分的反正切表，由于混频之后的数据颠末多倍抽取，事变频率已经降落到与信号波特率相近的程度。数据抽取同时也低落DSP的运算量，由DSP完成的环路滤波的处理惩罚速率雷同便是信号波特率。别的由于软件锁相环中的数控振荡器必要给混频器提供同样速率的正交载波，其事变速率与混频器相称，必要举行内插来调解速率。
   
　　为了公道利用DSP有限的谋略资源，总是在餍足同步必要的条件下尽大概地低落环路滤波的事变速率，也便是通常所说的环路频率。环路频率是软件锁相环的一个紧张参数，他同时决定着锁相环算法的谋略量与捕获速率。环路频率过高将带来分外的谋略包袱，环路频率太低又不克不及餍足捕获速率的必要，在应用中通常取体系波特率作为环路频率的大小。该扩展模型映射的线性相位Z域模型如图5所示。

此中：D表现数据抽取，I表现数据内插。数据在抽取之前先要举行抗混叠滤波，可用于抗混叠滤波的FIR滤波器有CIC滤波器、半带滤波器等。
   
　　现原形况中，由于零阶保持内插险些不必要分外的运算量，因此通常被采取。实际上环路频率f_L总是可以或许跟上环路滤波器输出信号的变革速率。换言之，对环路滤波器输出信号根据f_L的速率举行采样保存了他的全部信息，因此零阶保持内插对体系性能不会有太大影响^［4］。
   
　　连合上述软件锁相环的基源头根本理，下面借助Matlab仿真观察软件锁相环的体系相应。本文以频率阶跃信号作为输入，观察软件锁相环的体系相应从而进一步验证本文创建的一系列软件锁相环模型。
   
　　设置体系采样频率为1 MHz，仿真时间0.1 s，信号中间频率125 kHz，肇始相位-π／4，输入频率阶跃100 Hz，肇始点为0.02 s，抽取因子为8。一样平常环境下，都盼望环路事变在欠阻尼状态，取阻尼因子ξ=0.707，ω_n由2πΔF（快捕带宽）决定^［2］，分别取2π*40，2π*50，2π*100。仿真出相位偏差相应曲线、NCO偏置频率曲线和频率阶跃信号的相位曲线，如图6所示。
   
　　从图6可以看出，软件锁相环在［0，0.02］区间内相位偏差为0，处于锁定状态。在t=0.02 s时候，输入信号频率孕育产生了大小为100 Hz的阶跃，导致软件锁相环进入捕获进程。由于软件锁相环的校正作用，当ω_n=2π*50时，体系在t=0.05 s时候重又进入同步状态，相位偏差仍旧为0。由相位偏差相应曲线可以看到，锁相环可以无相差的跟踪频率阶跃信号，同时表明固然锁相环鉴相偏差为0，但是由于环路滤波器的抱负得分作用其输出的控制信号并不为0，由该控制信号孕育产生的100 Hz偏置频率包管了NCO输出与输入信号的同步。当快捕带宽产生变革导致变化时，锁相环的捕获速率也产生了变革，快捕带宽越宽，捕获速率越快。

4软件锁相环的DSP实现
   
　　在宽带数字化吸取机的实现中，数字下变频采取通用可编程下变频器HSP50214B。在实现载波同步、码元同步软件锁相环的整个反馈环路中，数控振荡器、鉴相器由HSP50214B完成，环路滤波在TMS320C6X中完成。DSP实现框图如图7所示。



    环路延时是一个应该器重的因素。带来软件锁相环环路延时重要有以下2种缘故起因：
    (1)环路内FIR滤波器带来的延时；
    (2)数据等待处理惩罚带来的分外延时。
   
　　在数字化吸取机中，采取粗同步与细同步两级。粗同步环路时延大，反响速率慢；细同步环路时延小，反响速率快，粗同步包管有效信号落在滤波器的通带之内，细同步可以在粗同步底子上得到较大捕获带和同步带。别的还采取扬弃多少采样点，消除不须要的环路延时。
   
　　可以看出，软件锁相环具有处理惩罚机动的好处，他开脱了巨大的硬件电路计划，办理了很多模仿环遇到的困难。如今，由于DSP成果越来越强大，事变速率越来越高，也为软件锁相技能的生长创造了须要的条件。

参考文献

［1］Best R LPhase locked loops  design simulation and applications［M］. 3rd EditionMcGraw Hill, 1997
［2］张厥盛锁相技能［M］.西安：西安电子科技大学出版社，1994
［3］丁玉美数字信号处理惩罚［M］.西安：西安电子科技大学出版社，1995
［4］宗孔德多抽样率信号处理惩罚［M］.北京清华大学出版社，1996
［5］HARRIS公司，The principle and application of HSP50214B
［6］John Proakis GDigital communications［M］.北京：电子产业出版社，1999