基于DSP和DDS的商品防窃监督器扫频信号源

1 小序
　　商品防窃监督器(Electronic Article Surveillance)简称EAS，是如今超市广泛利用的安检防窃配置。其原理是由发射电路孕育产生7.8MHz~8.8MHz的扫频信号，该信号由近场天线发射，当天线相近有标志存在时(标志为高Q值的LC振荡回路，谐振中间频率为7.8MHz)，标志发出谐振电磁波信号，该信号被EAS吸取天线吸取，经解调、放大和数字化处理惩罚后，终极发出报警信息。传统的扫频信号产生电路通常包括变容二极管构成的LC振荡回路，通过周期性地变化二极管的偏压来变化振荡频率。由于分立元件参数的同等性差，振荡频率难以正确控制，频率变革的线性度、扫带宽度等诸多指标也受到元件性能的严格束缚。在数字化技能飞速生长的本日，由直接数字频率合成(DDS)技能孕育产生所必要的信号波形，是EAS扫频信号产生电路生长的趋势。笔者采取AD公司的AD9834型DDS实现扫频信号合成，同时，思量到信号的高速频率变革特点，需利用数字信号处理惩罚器(DSP)对AD9834举行控制。笔者采取TI公司的TMS320VC5410型数字信号处理惩罚器(以下简称C5410)。下面先容这些器件的特点及电路实现要领。

2 TMS320VC5410和AD9834简介
　　本计划请求C5410通过多通道缓冲串行口向AD9834发送下令和数据，由AD9834孕育产生EAS体系必要的扫频信号。C5410是TI公司生产的新一代低功耗TMS320C5000系列定点数字信号处理惩罚器，它有3个高速、全双工、多通道缓冲串行口(McBSP)，每个串行口可以支持128个通道，速率可达100Mb/s。该系列提供的McBSP支持多种串行通讯的方法和协议，可以根据用户的差别必要举行配置。多通道缓冲串行口依照SPI协议因此主从方法事变的，这种模式通常有1个主配置和1个或多个从配置，其接口包括以下4种信号：串行数据输入(也称为主进从出或MISO)；串行数据输出(也称为主出从进或MOSI)；串行移位时钟(也称为SCK)；从使能信号(也称为SS)。McBSP的时钟克制模式与SPI协议兼容，当McBSP处于时钟克制模式时，发送器和吸取器是内部同步的。

　　AD9834的原理框图如图1所示。它利用的DDS技能是一种利用正弦信号相位线性增长的原理直接由数字累加和数/模转换合成所需频率的技能。AD9834重要由数控振荡器(NCO)、相位调制器、正弦查问表ROM和1个10位D/A转换器构成。数控振荡器和相位调制器重要由2个频率选择寄存器、1个相位累加器、2个相位偏移寄存器和1个相位偏移加法器构成，它的最高事变频率可达50MHz。

　　AD9834的频率控制字由式(1)求得
　　 

　　式中，0<Δphase<228-1，fMCLK最高可达50MHz，它是由高稳固度晶体振荡器得到或由其他器件编程提供，用来同步整个合成器的各个构成部分。
　　相位控制字由式(2)求得
　　ΔP=Kx2π/4096　　（2）
　　式中，0小于K小于228-1，变化K值即可变化输出相位值。

3 体系计划头脑
　　传统的EAS扫频信号孕育产生电路利用了压控振荡集成电路。通过变化外围变容二极管的直流偏压可以使扫频信号的频率范畴控制在8．2MHz±0.5MHz。当采取全部字频率合成时，由于数字信号的非连续性，不大概孕育产生连续的扫频信号，只能孕育产生台阶性变革的扫频信号，即1个单频点连续一段时间后增长4，，再跳跃到另1个单频点，因此，要是扫频信号的扫频范畴为8.2MHz±-O.5MHz，将该lMHz频率跨度中分为32个频点，于是相邻频点之间的频率隔断Δf=1MHz/31=0.0323MHz。要是扫频信号的扫频周期为 180Hz(即5.6ms)，则每个频点占用的时间为ΔT=5.6ms/3l=181pμs。该ΔT又分为二部分，第一部分△T1为振荡时间，即单频率波形连续时间；第二部分ΔT2为延时等待时间，在这段时间内理论上没有波形输出。在实际应用中可通过动态变化△T2在ΔT中所占的比例以控制EAS的发射功率，对体系很有效。要是每个单频率波形连续时间(频率振荡时间)△T1=10μs，则每个单频率波形的延时等待时间ΔT2=(5.6－0.01x32)/31=170.3μs。多通道缓冲串行口发送1个单频率字只需71μs左右，可以或许完成控制字和频率字的发送，并且还可以或许在此时间内完成巨大的谋略。图2为180Hz周期内完成的32频点扫频信号波形表示图。此中，每个频点展开后都是频率肯定的正弦波，每个周期内32频点扫频信号的频率范畴都是从7．7MHz到8．7MHz台阶性变革。

4 硬件计划方案和软件实现
4．1 硬件计划方案
　　基于上述计划头脑的硬件连接方案如图3所示，包括C5410、10MHz晶体振荡器、AD9834及滤波放大电路。由于AD9834的电源电压在2．3V到5．5V范畴内可选，C5410的电源电压为3．3V。以是在连接时无需电平转换。10MHz晶体振荡器向C5410提供输入时钟。初始化C5410使其事变频率为100MHz，由于只有此时才华使其定时器周期寄存器从TOUT引脚输出50MHz时钟信号。该时钟信号输出到AD9834的MCLK脚，作为AD9834的事变时钟。理论阐发指出：输出信号的相位噪声取决于时钟信号的相位噪声，在输出信号频率稳固的环境下，输入时钟信号频率越高，相位噪声恶化越小。

　　滤波放大电路对AD9834输出的扫频波信号举行进一步滤波处理惩罚和幅度放大，以滤除高频信号滋扰和噪声，将信噪比控制在容许范畴内。由于杂波信号滋扰，从AD9834出来的扫频信号在没有滤波的环境下含有丰富的高频因素，采取RC或LC无源滤波电路处理惩罚后可以得到一组以8．2MHz为中间频率，扫频范畴在7．7MHz~8．7MHz的较为清楚的扫频波。详细实现方案是先通过由1只去耦电容器和1只电阻器构成的RC回路滤失由：DDS输出的扫频信号中的高频因素，然后利用带有电感器的复式滤波电路(可以选择LC滤波电路)，经电感器滤波后不但负载电流及电压的脉动减小，并且波形也变得腻滑，L、c的详细值可由f=1/(LC)1/2求得，此中f=8.7MHz，滤波电路如图4所示。由于AD9834的输出信号幅度最大只有O．8V，以是需将其幅值放大才华作为扫频信号源，在体系中可由1个高速运算放大器实现。

　　由于该电路是高速数，模殽杂电路，因此电磁兼容性能非常紧张。分外是DSP和DDS共用1个电源，使得器件的事变信号通过电源线传输形成滋扰。通常必须在电源接入处并人大容量的电解电容器和钽电容器，滤除低频噪声。还应该在每个器件的电源引脚处接1只0．01pF一0．1pF的去耦电容器。

4．2 软件实现
　　软件的流程如图5所示，重要包括复位、初始化、写频率字和控制字等部分。

　　初始化部分包括对DSP多通道缓冲串行口的初始化及其配置和对AD9834写入控制字，应设置多通道缓冲串行口事变模式和DDS的SLEEP、RE-SET、SIGNPIB、HLB等位。在该体系计划中，AD9834采取串行控制比特位方法选择相位、频率寄存器；PIN/SW=0．选择控制字模式；FSEI=0，选择利用频率寄存器0(FREQ0)；D13=0,将28位的频率寄存器分成2个14位的寄存器事变，且频率字的高14位和低14位可以独立变化。由于体系请求在上电后立即事变，故将AD9834的RESET引脚接低电平。须要时，也可以由体系中的其他模块如CPID控制DDS启动。SDATA、SCLK和FSYNC 3个引脚向AD9834中写数据和控制字。当FSYNC=0时，表现正向AD9834写入1个新字，并将在下1个SCL．K的降落沿读人第1位，别的的位在随后的SCLK的降落沿读入，颠末16个SCLK降落沿后，置 FSYNC=1，实现了DSP对AD9834的控制。

　　由于将C5410的McBSP配置为时钟克制模式，串口吸取控制寄存器SPCRl的时钟克制模式位cLKSTP和串口引脚控制寄存器PCR的发送时钟极性位CLKXP配置为CLKSTP=11，CLKXP=1(时钟开始于降落沿，有延时)，因此，发送时钟模式引脚设为内部时钟输出(BCLKX=I)；采样率产生器时钟源来自CPU时钟(CLKSM=I)；发送帧同步模式引脚设置为输出(FSXM=1)；发送帧同步极性引脚设置为低电平有效(FSXP=1)；发送时钟极性设置为降落沿采样 (CLKXP=1)；数据发送和吸取延时时间为l位(RDATDLY=XDATDLY=01b)；采样率产生器时钟的降频因子为49(CLKGDV=49)。由于16xbaud rateCLKOUT／1+CLKGDV为100/49，以是MCBSP的采样率产生器孕育产生2MHz的时钟信号。

　　下面是通过McBSP口向AD9834发送频率为8．2MHz的频率字和控制字的步伐段： L

　　步伐计划中应该细致的重点便是对发送和吸取准备好位的查问，要是在步伐中没有查问大概查问的地点不同错误，则步伐在单步运行时大概会精确发送和吸取数据，但是当全速运行时，由于速率较高，因而不克不及举行精确的数据收发。精确的查问应该是在数据发送前查问SPCRl或SPCR2中的RRDY位或XRDY位，当RRDY位或XRDY位为0时，表明尚未吸取或发送完数据，不停查问到RRDY位或XRDY位为1，表明上一组数据已吸取或发送完毕，可以举行下一组数据的吸取或发送。

5 结束语
　　由DDS技能孕育产生的扫频信号源不但频率稳固、信号精度高、抗滋扰本领强，并且由于它是在谋略机控制下直接实现的，因而易于实现智能化处理惩罚。无论是实用电路还是丈量仪器，通常必要孕育产生扫频信号的地方，原则上都可以利用DDS技能。在频率敏捷变革的场合，DDS中寄存器更新的速率偶然会成为关键指标，这时必须利用高速电路和高速串行口，由公道的硬件计划和软件流程来实现预期计划目标。