基于FPGA的∑-Δ D/A转换器的计划与实现

小序

　　在种种电子体系中，数字电路所占比重越来越大。这重要是由于数字电路相对付 电路有一些突出的好处，比方：1 数字电路中的有源器件事变在饱和区 与克制区，事景况态稳固；2 数字电路处理惩罚的是二值信号，易于存储和再生；3 数字电路是由大量雷同的根本单位，如门、触发器等所构成，易于大范围集成，易于主动化计划东西的应用等。再加上数字谋略机和数字信号处理惩罚技能的敏捷生长，使得数字电路从集陈范围、应用范畴及计划主动化水划一方面都大大高出了模仿电路，越来越多的由模仿电路实现的成果转由数字电路实现，进入了电子体系计划的数字化期间。

1 变∑-Δ换的原理
    ∑-Δ更改采取过取样技能，将信号定时间支解，保持幅度恒定，具有高取样率、噪声整形和比特字黑白的特点。更改可以在低取样率、高辨别率的量化器大概高取样率、低辨别率的量化器中举行，在数字音频中很有效，如用于音频信号数字化的∑-Δ ADC及可将已经数字化处理惩罚后的音频信号恢复为模仿声音信号的∑-Δ DAC。∑-Δ更改偶然根据采取的详细布局称为1比特或多比特更改，本文所形貌的∑-Δ DAC采取了1比特更改技能，降服了采取较多比特数时所带来的量化非线性偏差、纠错困难的缺点。
　　打个比喻来阐明怎样用1比特更换16或更多比特：传统的蹊径更改器像16个电灯胆，连接到各自的开关上，每个都有差别的亮度，用种种组合方法可以得到216（即65536）种差别的亮度。然而，灯胆间的亮度差会引入偏差，某种组合也并不总是可以或许孕育产生所请求的亮度。1比特更改技能采取完全差别的要领，不消那么多灯胆和开关，只用一个灯胆和一个开关。房间亮度的变革可以通过大略的变化开、关灯胆的次数来得到。要是灯胆开的次数增长，房间的亮度就会增长。

　　∑-Δ更改是将信号定时间支解，保持信号幅度恒定。它用高电平或低电平的脉冲表现信号，比方可以采取脉冲密度调制（PDM），如图1所示恒定幅度的脉冲信号，不论电平高或低都可以或许重修输出信号波形。

                                                       图1 脉冲密度调制

2 ∑-Δ DAC的布局

　　传统的应用电流模技能的DAC当位数到达10位以上时，要在某一温度范畴保持精度非常困难。本文的∑-Δ DAC运用了数字技能，因此与电流模DAC相比，不受温度变革的影响，且能在可编程逻辑器件如FPGA中实现。∑-Δ DAC实际上是高速1位DAC，应用数字反馈技能从输入二进制数字量孕育产生等幅的脉冲串，脉冲串的均匀占空比与输入二进制数字量成正比，脉冲串再通过一RC模仿低通滤波器就能重修模仿波形。∑-Δ DAC非常得当于低频、高精度的应用，尤其在数字音频范畴应用遍及。

　　作为例子，本文中所形貌的∑-Δ DAC的二进制8位输入数字量是无标记数，模仿输出电压值都是正值。输入“00000000”孕育产生输出电压0V，“11111111”孕育产生输出电压的最大值Vmax，Vmax非常靠近VCCO，此中VCCO是FPGA芯片I/O端口的供电电压。

                                                     图2 ∑-Δ DAC的内部布局图

    术语“∑-Δ”分别代表算术和与差，都可用二进制加法器来孕育产生。固然Δ加法器的输入是无标记数，但Δ和∑两加法器的输出被看作有标记数。Δ加法器用来谋略DAC输入与当前DAC输出之间的差值。由于DAC的输出只有一位，非0即1，即全0或全1。如图2 ∑-Δ DAC的布局图所示，Δ加法器的另一个输入值由∑锁存器最高位L[9]的两个拷贝背面跟8个0孕育产生，这也补充了DAC输入值是无标记数的题目。∑加法器将它的上一次输出（已经生存在∑锁存器）与Δ加法器确当前输出求和。

3 ∑-Δ DAC的FPGA实现

    如图2所示，∑-Δ DAC的内部仅由2个10位的二进制加法器，1个10位的锁存器和一个D触发器构成，用FPGA实现时只需淹灭极少的逻辑资源，纵然用最小的FPGA也能实现，本文采取了Xilinx Virtex FPGA，图3给出了FPGA实现的顶层原理图。输入信号有8位宽的二进制数字量DACin[7:0]、时钟信号CLK和复位信号Reset；输出信号为等幅脉冲串DACout，通过一个驱动缓冲器OBUF_F_24（是Xilinx FPGA特有的SelectI/O资源，OBUF表现输出缓冲器，F表现它的转换速率快，24表现它的驱动本领即输出驱动电流是24MA，基于LVTTL I/O标准）驱动FPGA外部的模仿RC低通滤波器，该缓冲器的输出端连接到FPGA的I/O端口，则它的驱动电压即为FPGA的I/O端口的供电电压VCCO。表1列出了∑-Δ DAC的接口信号。

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                                             图3 FPGA实现∑-Δ DAC的顶层原理图

                                                   表1 ∑-Δ DAC的接口信号

　　图3虚线框内的电路都在FPGA内里实现，此中的DAC模块的原理图见图2，在本文中是用可以综合的VerilogHDL语句来形貌的。VerilogHDL形貌的可综合性是指其可被综合东西所辨认，将其寄存器传输级（RTL）形貌综合成门级网表，终极能通过FPGA的布局布线东西映射到FPGA当中成为能完成指定成果的硬件电路。VerilogHDL语言最初是面向建模和仿真的，只有10%可以被综合称为可综合子集。对付差别的综合东西，可综合子集的内容并不雷同。IEEE的一个事变组如今正在撰写一个名为IEEE Std 1364.1RTL的综合子集的范例，定义了一个最小的可综合的Verilog语言要素的子集，以便得到各综合东西提供商的支持。

图3中缓冲器的输出端DACo

     utDrvr连接到FPGA的输出引脚上，驱动外部的模仿RC低通滤波器。图中R=3.3kΩ，C=0.0047μF，VOUT即为终极转换所得的模仿信号。下面给出了DAC模块的可综合的VerilogHDL形貌：
　　‘timescale 100 ps / 10 ps

　　//This is a Delta-Sigma Digital to Analog Converter

　　module dac(DACout, DACin, Clk, Reset)；

　　output DACout； // This is the average output that feeds low pass filter

　　reg DACout；

　　input [7:0] DACin； // DAC input

　　input Clk；

　　input Reset；

　　reg [9:0] DeltaAdder； // Output of Delta adder

　　reg [9:0] SigmaAdder； // Output of Sigma adder

　　reg [9:0] SigmaLatch； // Latches output of Sigma adder

　　reg [9:0] DeltaB； // B input of Delta adder

　　always @(SigmaLatch) DeltaB = {SigmaLatch[9]，SigmaLatch[9]} << (8)；

　　always @(DACin or DeltaB) DeltaAdder = DACin + DeltaB；

　　always @(DeltaAdder or SigmaLatch) SigmaAdder = DeltaAdder + SigmaLatch；

　　always @(posedge Clk or posedge Reset)

　　begin

　　if(Reset)

　　begin

　　SigmaLatch <= #1 1’bl << (8)；

　　DACout <= #1 1’b0；

　　end

　　else

　　begin

　　SigmaLatch <= #1 SigmaAdder；

　　DACout <= #1 SigmaLatch[9]；

　　end

　　end

　　endmodule该步伐颠末Xilinx的FPGA集成开辟东西ISE6.2编译（含综合进程）、仿真后，再选择Virtex系列FPGA芯片举行配置。设置CLK=100MHz（最高可达219MHz）。

4 结论

　  ∑-Δ DAC是高速FPGA芯片用于数字模仿殽杂信号体系计划的实行，可应用于可编程电压源、波形产生器、声音产生器、RGB颜色产生器和ADC的参考电压产生器等，极大的淘汰了体系的元件数量，低落了体系的本钱，有很好的实用代价。

参考文献

　　[1] （美）巴斯克尔着，孙海平译《VerilogHDL综合实用教程》，清华大学出版社，2004

　　[2] 王诚，薛小刚《FPGA/CPLD计划东西：Xilinx ISE5.x利用详解》，人民邮电出版社，2003

　　[3] （美）Ken C.Pohlmann着，苏菲译《数字音频原理与应用》第四版， 
电子产业出版社，2002

　　[4] www.xilinx.com，Xilinx公司在线文档