高速视频处理惩罚体系中的信号完备性阐发
发布日期：2011-04-20
深亚微米工艺在IC计划中的利用使得芯片的集陈范围更大、体积越来越小、引脚数越来越多；由于比年来IC工艺的生长，使得其速率越来越高。从而，使得信号完备性题目引起电子计划者遍及存眷。
在视频处理惩罚体系中，多维并行输入输出信号的频率一样平常都在百兆赫兹以上，并且对时序的请求也非常严格。本文以DSP图像处理惩罚体系为背景，对信号完备性举行正确的理论阐发，对信号完备性涉及的典范题目[1]——不确定状态、传输线效应、反射、串扰、地弹等举行深入研究，并且从实际体系入手，利用IS仿真软件探求有效的途径，办理体系的信号完备性题目。
1 体系简介
为了进步算法服从，及时处理惩罚图像信息，本图像处理惩罚体系是基于DSP+FPGA布局计划的。体系由SAA7111A视频解码器、TI公司的TMS320C6701 DSP、Altera公司的EPlK50QC208 FPGA、PCI9054 PCI接口控制器以及SBRAM、SDRAM、FIFO、FLASH等构成。FPGA是整个体系的时序控制中间和数据互换的桥梁，并且可以或许对图像数据实现快速底层处理惩罚。DSP是整个体系及时处理惩罚高级算法的内核器件。体系布局框图如图1所示
。
在整个体系中，PCB电路板的面积仅为15cm×l5cm，体系时钟频率高达167MHz，时钟沿时间为0．6ns。由于体系具有快斜率瞬变和极高的事变频率以及很大的电路密度，使得如那边理惩罚高速信号题目成为一个制约计划告成的关键因素。
2 体系中信号完备性题目及办理方案
2．1 信号完备性题目孕育产负气盼望理
信号的完备性是指信号通过物理电路传输后，信号吸取端看到的波形与信号发送端发送的波形在容许的偏差范畴内保持同等，并且空间相近的传输信号间的相互影响也在容许的范畴之内。因此，信号完备性阐发的重要目标是包管高速数字信号可靠的传输。实际信号总是存在电压的颠簸，如图2所示。在A、B两点由于过冲和振铃[2]的存在使信号振幅落入阴影部分的不确定区，大概会导致错误的逻辑电平产生。总线信号传输的环境越发巨大，任意一个信号产生相位上的超前或滞后都大概使总线上数据堕落，如图3所示。图中，CLK为时钟信号，D0、D1、D2、D3是数据总线上的信号，体系容许信号最大的创建时间[1]为△t。在正常环境下，D0、D1、D2、D3信号创建时间△t1<△t，在△t时候之后数据总线的数据已稳固，体系可以从总线上采样到精确的数据，如图3(a) 所示。相反，当信号D1、D2、D3受过冲和振铃等信号完备题目滋扰时，总线信号就产生了相位偏移和失真征象，使D0、D1、D2、D3信号创建时间 △t2>△t，体系在△t时候将从总线上得到错误数据信息，孕育产生错误的控制信号，扰乱了正常事变，使信号完备性题目越发巨大，如图3(b)所示。
2．2 信号的反射
信号的反射便是指在传输线端点上有回波。当传输线上的阻抗不连续时，就会导致信号反射的产生。在这里，以图4所示的抱负传输线模型来阐发与信号反射有关的紧张参数。图中，抱负传输线L被内阻为Ro的数字信号驱动源Vs驱动，传输线的特性阻抗为Zo，负载阻抗为RL。在临界阻抗环境下，Ro＝Zo=RL，传输线的阻抗是连续的，不会产生任意反射。在实际体系中由于临界阻尼环境很难餍足，以是最可靠的实用方法是轻微的过阻尼，由于这种环境没有能量反射回源端。
负载端阻抗与传输线阻抗不立室会在负载端(B点)反射一部分信号回源端(A点)，反射电压信号的幅值由
负载反射系数几决定，可由下式求出：
PL=(RL-Z0)/(RL+Z0) (1)
式中，PL称为负载电压反射系数，它实际上是反射电压与入射电压之比。由式(1)可知—1≤PL≤+1，当RL=Zo时，PL＝0，不会产生反射。可见，只要根据传输线的特性阻抗举行终端立室，就能消除反射。从原理上说，反射波的幅度可以大到入射电压的幅度，极性可正可负。当RL
Zo时，PL>0，处于欠阻尼状态，反射波极性为正。当从负载端反射回的电压到达源端时，又将再次反射回负载端，形成二次反射波，此时反射电压的幅值由源反射系数PS决定，可由下式求出：
Ps=(R0-Zo)/(R0+Z0) (2)
在高速数字体系中，传输线的长度切合下式时应利用端接技能：
L>tr/(2tpdl) (3)
式中，L为传输线线长，tr为源端信号的上升时间，tpdL为传输线上每单位长度的带载传输耽误。即当tr小于2TD(TD为传输延时)时，源端完备的电平转移将产生在从传输线的吸取端反射回源真个反射波到达源端之前，这必要利用端接立室技能，不然会在传输线上引起振铃。
连合图1计划本体系时，采取MentorGraphics公司的信号完备
性阐发东西InterconnectSynthesis(IS)，信号驱动器和吸取器均利用TTL_S工艺器件的IBIS模型举行电路仿真，选择出精确的布线战略和端接方法。
DSP与SBSRAM接口的时钟高达167MHz，时钟传输和延时极小，很容易在信号线出现反射征象。根据公式(2)，要消除源真个反射波必须在源端举行阻抗立室，使反射系数PS为0。用 interconnectSynthsis仿真测试可得此时钟线的传输阻抗Zo=47Ω。因此，在DSP的SDCLK时钟的输出端应采取串联立室法[1] [3]，串入47Ω的电阻举行源端立室消除源真个信号反射征象。对付负载真个反射，根据公式(1)，要使PL＝0，必须包管负载阻抗RL＝Zo。因此，在 SBSRAM的时钟输入端口应采取戴维南终端立室法[1][3]，并联两个电阻R1和R2且R1＝R2=94Ω(R1//R2＝Zo)实现终端立室，其端接前后InterconnectSynthesis仿真的波形如图5所示。端接后信号线的反射噪声明显减小，餍足了体系对时钟信号完备性的请求。
2．3 信号的串扰
串扰是指当信号在传输线上传播时，因电磁耦合对相邻传输线孕育产生不盼望的电压或电流噪声滋扰。随着电子产品的小型化，PCB板线间距减小，串扰题目越发紧张。
对付高速电路来说，一样平常都采取平板电源地层，两导体间的串扰取决于它们的耦合电感和耦合电容[3]。在数字电路计划中，通常感性串扰要比容性串扰大，以是应重点思量导线间的互感题目。两导体间的感性串扰系数谋略可以通过下式得出：
Crosstalk＝k/{1+(D/H)2} (4)
式中，常数k取决于信号的创建时间和信号线的滋扰长度(平行长度)；H为信号线到平板地层的间隔；D为两滋扰线的中间的间隔。由(4)式可知，串扰大小与线间距(D)成反比，与线平行长度(K)成正比，与信号线距地层的间隔(H)成正比。针对这些串扰的特性，连合图1计划本体系时，重要用以下几种要领淘汰串扰：(1)加大线的间距，尽大概淘汰DSP与SBSRAM、SDRAM以及FPGA之间高速信号线的平行长度，须要时采取jog方法走线；(2)高速信号线在餍足条件的环境下，参加端接立室淘汰或消除反射，从而减小串扰；(3)将信号层的走线高度限定在高于地平面10mil左右，可以明显淘汰串扰； (4)用InterconnectSynthsis举行仿真时，在串扰紧张的两条线之间插入一条地线，可以起到断绝作用，从而淘汰串扰。
2．4 地弹噪声
随着数字配置的速率变快，它们的输出开关时间越来越少。当大量的开关电路同时由逻辑高变为逻辑低时，由于地线通过电流的本领不敷，电流涌动就会引起地参考电压产生颠簸，称之为地弹。
在地弹征象的阐发中，对驱动配置来说，外部配置都被看作容性负载即(Cl～Cn)。这些容性负载保存的电荷量Q可由下式决定：
Q＝V×C
上式中，V是电容器两端上的电压，C是容性负载的电容。
一个配置外界和地线通路都有内涵的电感L[2]。在大量数字逻辑输出由高电压变为低电压的进程中，保存在负载电容的电荷会涌向配置地，这个电流浪涌会通过电感L孕育产生电压V GND，其大小可用下式得出：
VGND=L×(di/dt)
由于体系地和配置地之间的电压VGND的存在，对付各逻辑器件来说，其有效输入电压值为：VACTIVE＝VIN—VGND。要是地弹孕育产生的电压值VGND过大，就会导致各器件对输入电压果断的错误，扰乱整个体系的正常事变。
连合图1计划本体系时，由于FPGA控制逻辑部分存在大量快速开关输出电路，当这些开关电路同时产生逻辑变革时，孕育产生的开关电流会涌入地平面回路，粉碎地平面的参考电压，引入地弹噪声。对付地弹噪声的滋扰，通过下面几种要领可减小地弹对电路的影响：(1)增长VCC／GND间的去耦电容个数，并尽大概使其与Vcc／GND对数相称；(2)低落器件的输出容性负载，淘汰负载器件个数；用SN74LVTH62245驱动器实现FPGA同步输出引脚与DSP数据线的断绝；用SN74LBI6244构成地点断绝，低落同步噪声对DSP高速电路的滋扰；(3)在电源输入端跨接10～100μF的电解电容，在每个集成电路芯片都摆设一个O．1μF的瓷片电容，滤失电源和地的噪声信号；(4)对付抗噪本领弱、关断时电源变革大的SBSRAM、SDRAM存储器件，在芯片的电源线和地线之间接入0．1μF的退耦电容。在采取地弹噪声处理惩罚后利用频谱阐发仪测得体系的骚扰频谱，可以发明频谱已经变得很平坦，骚扰电平已降到体系容许的范畴以内，到达了体系对地参考电压的请求。
在高速电路计划中，信号完备性题目是一个巨大的题目，每每有很多难以预料的因素影响整个体系的性能。因此信号完备性阐发在高速电路计划中的作用举足轻重，只有办理好高速计划中的信号完备性题目，高速体系才华正确、稳固地事变。 
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