基于DSP的1553B总线通讯检测仪的计划

---

   MIL－STD－1553B是一种时分制，下令/相应，会合控制式多路传输的半双工串行数据总线，其传输速率为1Mb/s，字长为20b，数占据效长度为16b，信息量最大的长度为32个字。 其信息格局有总线控制器BC（Bus Controller）到长途终端RT（Remote Terminal），RT到RC，RT到RT，广播式和体系控制式。
　　MIL－STD－1553B总线协议已经生长成为国际公认的数据总线标准，遍及地应用于航空电子综合体系中，如今国表里开辟的种种1553B总线征求卡，大多采取的是美国DDC公司生产的BU－6150接口芯片，但是该芯片代价比较昂贵，开辟本钱较高，另很多商家望而兴叹。本文先容的基于DSP的1553B总线通讯模块的计划，采取TI公司TMS320F206DSP芯片举行数字信号处理惩罚，用FPGA举行现场重复编程，低落了计划本钱，餍足了1553B通讯模块的开辟需求。

1 TMS320F206的简介

　　该1553B总线通讯模块的DSP采取TI公司的TMS320F206，用来实现1553B总线协议的主体部分，实现字和消息的处理惩罚等成果，TMS320F206是TI公司比年来推出的一种性价比较高的定点DSP芯片，采取静态CMOS集成电路工艺制造而成，DSP芯片先辈的哈佛布局容许步伐存储器和数据存储器独立编址、独立访问，两条总线可容许数据与指令的读取同时举行，从而使数据的吞吐率进步了一倍；专用的指令集提供了成果强大的信号处理惩罚操纵。TMS320F206重要特点如下：

（1）5V事变电压，20MHz主频时，指令周期50ns；3个外部引脚停止；8级内部硬件堆栈，存放调用/停止返回地点；硬件等待；休眠的IDLE模式，低功耗；标准的IEEE1149.1仿真口。

（2）片内64k步伐空间，64k数据空间，64kI/O空间，32k全局存储空间，片内544×16b双寻址RAM，32k×16b用户可编程FLASH，作为步伐空间，4k×16b单寻址RAM，步伐空间和数据空间之前可以举行数据搬移。

（3）片内16b定时器，片上软等待孕育产生器，可以分别为步伐空间，数据空间，I/O空间孕育产生0－7个等待，片上振荡器和锁相环有倍频和分频成果，32b算术逻辑单位/累加器，16×16b乘法器，全双工异步串口UART，加强的同步串口，带4级FIFO。

2 体系的构成框图和事变原理

　　检测仪采取单片机技能，可编程逻辑器件（FPGA）技能，数字信号处理惩罚（DSP）技能，连合1553B总线收发技能研制而成。既可以对单个航空电子配置举行不在线检测，也可对飞机的整个总线的运行和各个记录配置的数据传输举行在线检测。检测仪团体采取个人私流派字助理（PDA）技能，数据输入、输出、处理惩罚、控制、表现等均会合在检测仪。

　　体系构成框图如图1所示。

　　从数据信号流程方面：收数据时，外部数据送到收发器举行电压转换后，成为一组20b的串行数据，颠末FPGA芯片EP20K200处理惩罚成16b并行数据经扩展口送到DSP处理惩罚，然后经双口RAM举行数据缓存，必要表现数据时，单片机CPU对双口RAM送来的16b并行数据举行阐发存储，按请求转换成十六进制，二进制大概工程单位制送表现器表现，发数据时，CPU将键盘输入的数据根据十六进制、二进制大概工程单位制经转换后送双口RAM缓存，DSP从双口RAM读入数据，预处理惩罚后送EP20K200，EP20K200再举行转换处理惩罚，输出一组20b的串行数据到收发器，经变压耦合成切合1553B标准请求的串行数据，再经收发接口发送到数据总线上。

3 硬件电路计划

3.1 吸取器和发送器

　　1553B航空电子体系中，各终端配置与总线之间采取的是耦合的方法，分为变压器耦合和直接耦合，采取的美国DDC公司的BU－63152芯片，具有两个完全独立的双余度端口，完全餍足1553B总线收、发的请求，吸取器操纵模式下，在引脚STROMB控制下，数据被变成双向的TTL电平，从RX DATA OUT和其非脚输出到下一级译码电路，发送器操纵模式下，在引脚INHIBIT控制下，发送器部分从编码电路吸取数据，发送到数据总线上。

3.2 FPGA模块

　　将FPGA技能与数字信号处理惩罚DSP技能相连合是当代电子计划中常用的要领，该模块中的FPGA芯片接口重要实现以下成果：

（1）将总线上的串行信息流转换成处理惩罚机可以处理惩罚的并行信息大概与之相反；

（2）吸取或发送信息时，可以或许辨认或天生标准的1553B信息字和消息。

（3）完成与处理惩罚机之间的信息互换，包括1553B信息地点的分派，下令字（或状态字）的译码或返回状态字、发送数据字等。

　　用FPGA实现编解码器，其根本成果与前面提到的BU－61580芯片相似，是该1553B总线检测仪的关键技能。

3.3 DSP模块

　　TMS320F206是TI公司比年推出的一款计划本钱最低，结构成果巨大度也较低的定点DSP，片内32k FLASH，4.5k RAM可以餍足处理惩罚范围适中的任务，该检测仪中DSP模块的计划重要是对时钟电路，停止以及数据和地点总线的接口技能的驾驭，其重要接口电路如图2所示。



　　由DSP接口电路图可以看出，DSP模块为整个体系提供了时钟电路，DSP芯片的停止由EP20K200孕育产生，一方面关照F206读取数据，一方面关照DSP举行错误处理惩罚，由于DSP芯片的流水线操纵方法，数字信号处理惩罚速率成果强大，餍足了1553B协议传输速率大的特点。

3.4 双口RAM和表现模块

　　 由于在高速数据处理惩罚和征求体系中容易导致数据堵塞征象，高速数据接口的计划对整个体系数据传输的流畅起着紧张的作用，该计划中采取的美国DDC公司的8k双口静态RAM IDT7025办理了数据堵塞的题目。

　　在该计划中表现模块采取了一种内存接表现模块的硬件连接方法。DSP将欲表现的数据送入双口RAM，51单片机不绝扫描内存，根据内存中的数据做出相应的处理惩罚，不绝革新表现屏上的内容，双口RAM的BUSY信号线为克制左右端口同时对同一存储单位写操纵提供了硬件支持。计划中液晶表现模块采取16×16点阵的中文表现模块。

4 体系软件计划

　　该1553B航空电子总线检测仪软件计划重要包括3大部分，用以驱动数据征求板卡，完成对各寄存器的配置，实现数据的收发检测。

4.1 FPGA控制步伐

　　该部分采取硬件形貌语言VHDL举行编程，用Synplify举行综合，以及采取Max＋Plus II举行时序仿真，在FPGA上实现的MIL－STD－1553B总线接口中的曼彻斯特码编码、解码器，该逻辑可由状态机实现，可分别为4个状态举行；第1个状态行是空闲状态，当检测到数据跳变沿时，进入第2个状态；第2个状态为有效同步字头检测状态；当检测到有效同步字头时，启动第3个状态，用锁相环疏散时钟，举行码型转换；当数占据效时进入第4个状态，举行并/串转换及奇偶校验。FPGA吸取数据流程如图3所示。



4.2 DSP模块控制步伐

　　DSP部分的软件采取C语言和汇编语言殽杂编程，即具有C语言可移植性强的特点，又具有汇编语言实行速率快和直观的特点，该计划中DSP软件计划重要完成对FPGA和其内部通讯寄存器初始化；向FPGA发送数据时的控制下令操纵，担当数据时下令字，状态字的处理惩罚，以及关照FPGA担当数据等，是整个体系控制的内核部分。图4给出DSP软件控制流程图。



5 结语

　　基于1553B总线的航空电子检测仪重要用于步队航空电子配置在线和不在线检测，同时餍足BC和RT的成果，PDA的计划对检测也提供了极大方便，固然由于计划处于样机阶段，还存在一些不美满的地方，以后的改造空间还比较大。