基于FPGA的HDLC转E1传输控制器的实现

    摘    要：本文先容了一种用FPGA实现的HDLC转E1的协议控制器，能实现将速率为N×64Kbps(N=1~124)的HDLC数据分接至M路(M=1~4)E1信道中传输，并容许各路E1的最大时延为64ms。讨论了E1帧布局计划和体系的FPGA实现要领。

    关键词: 帧布局；HDLC；E1；FPGA

    小序

    E1是我国电信传输网一次群利用的传输标准,由于我国的E1资源非常丰富, 如许的传输路径非常容易得到，机动利用现有丰富的E1信道来传输HDLC数据,可以节省大量传输本钱。通常，一起HDLC数据仅通过一起E1信道传输，但是要是HDLC数据的速率很大，一起E1信号的带宽不敷以传输，那么HDLC数据就要分接到M路E1信道中传输，吸取端再把M路E1信号合路规复出HDLC数据，M路E1信号要是传输路径差别，肯定会导致差别的耽误，本体系计划时，容许各路E1信号的最大耽误为64ms。

    体系E1帧布局计划
    本体系中的E1码流的帧布局可以参照CCITT G.732、G.704或G.706发起给出的PCM基群30/32路体系帧布局得到，但又有所差别。

    信息位的构成
    本体系所要传输的净负荷(信息位)是N×64Kbps的HDLC数据，标准E1中的TS16信令时隙与TS1~TS15及TS17~TS31共31个时隙可以发送净负荷。以是，N和M餍足干系式N≤31×M。对付最大环境，即N=124，M=4时，净负荷占用31个时隙。当N<124，以至不克不及填满全部31个时隙，则牢固填入无效位‘1’。

    TS0时隙的计划
    思量到体系要能实现将一起N×64Kbps的HDLC数据按比特分接在M路E1信道中独立传输，并在吸取端通过合路精确规复出此数据，合路进程请求M路E1信号完全同步，而实际线路中各路之间有差别程度的耽误，这就请求体系具有延时缓冲本领。在此时期利用一个存储器对数据举行缓冲生存。而为了辨别某一起生存在SRAM中的CRC复帧应该和别的路生存在SRAM中的相应CRC复帧合路，即为了实现复帧同步，就必要对每一个CRC复帧加上标号，也便是加上复帧定位码。别的，由于HDLC数据是按比特分接在M路E1信道中传输的,当M=2，3，4时，那么在吸取端就必须根据发送时分接的次序将M路E1信道中的信息位按比特复接成HDLC数据。以是各路E1都必要一个代表分/复接次序的路标号。为了充分利用E1信道资源 ，利用E1奇帧帧头后三个备用比特为用户提供一个12Kbps的同步数据通道，也可以作为低速的异步数据通道，如常用的2400、4800、9600bps的RS-232信号。

    体系计划

    硬件计划
    体系的硬件部分包括一片FPGA和一块SRAM，FPGA选用Altera公司Cyclone系列EP1C6。Cyclone系列器件是低代价，中等密度的FPGA，内部有5980个逻辑单位，20个4Kbit的RAM块和2个内部锁相环。

    由于体系容许各路E1信道可以有最大64ms的延时，一个复帧周期为2ms，即最大耽误为32个复帧时间。一个复帧由16个根本帧构成，32个复帧的的比特数为32×256×16=128Kbit，那么各路必要RAM的最大容量为128Kbit。由于最大路数M=4，以是体系所需的RAM最大容量为4×128Kbit= 512Kbit。而EP1C6内部只有80Kbit的RAM，以是选择利用外接RAM的要领，本体系选用Inbond公司的W24L01，其容量为1024Kbit。

    通过VHDL实现体系成果
    体系采取自顶向下的EDA计划流程，利用VHDL语言编程实现体系成果。

    发送部分重要由锁相环模块、分路模块、成帧模块、CRC校验模块和串行扰码模块构成。在主时钟模式下，由本地晶振经有理数分频孕育产生N×64KHz时钟和2.048MHz时钟，N×64KHz时钟作为HDLC数据的时钟孕育产生源，N×64Kbps的HDLC先颠末串/并转换,并写到M个缓存器中，然后用2.048MHz时钟读出，并将其插入到E1帧相应的时隙中，构成M路E1信号，并颠末CRC-4校验，末了颠末串行扰码，发送出去。在从时钟模式下，N×64KHz时钟由HDLC提供，2.048MHz时钟由锁相环模块从N×64Kbps的HDLC中提取。时钟模式的选择及M、N的数值都可以在FPGA内部通过VHDL语言编程设置。

    吸取部分包括锁相模块、帧头检测模块、解扰码模块、读写RAM模块以及合路模块。在吸取部分，先用锁相环通过输入的E1信号锁出2.048MHz的同步时钟和N×64KHz时钟,用2.048MHz的时钟对E1信号举行帧头检测,找到帧头后，体系进入帧同步状态，然后解扰码，CRC反校验，以及提取别的种种控制信息和数据。解扰码以后的数据经串/并转换后输出FPGA,存到片外RAM中。收到控制信息后，FPGA开始从RAM中读取数据，并在N×64KHz时钟的控制下举行并/串转换，去帧头，末了合成一起N×64Kbps的HDLC输出信号。

图1  仿真波形图

    仿真与测试
    对整个体系和每个子模块都举行了成果仿真和后仿真。成果仿真平台为ModelSim + 5.5f ，综合平台为FPGA Express 3.5，后仿真平台为Altera Quartus3.0。用逻辑阐发仪HP54645D实测波形如图1所示(取M=4，N=104)。

    结语

    通过对FPGA举行VHDL编程，实现了将速率为N×64Kbps (N=1~124)的HDLC数据按比特分接至M路(M=1~4)E1信道中传输,并充分利用E1奇帧的TS0时隙,为用户提供12Kbps的同步数据传输通道,并且容许各路E1有64ms的时延。本文计划的HDLC转E1传输控制器也可以作为别的协议转换器的一个过渡桥梁。比方可以将10Base-T的以太网信号，先颠末以太网转HDLC协议控制器(如ADMtek公司生产的ADM6993芯片)，然后通过HDLC转E1传输控制器，从而实现了Ethernet over TDM的成果。