基于高速传输技能的OFDM体系计划
发布日期：2011-04-22
小序
软件无线电（Software Radios）是一种新的无线电通讯的体系布局。详细来说，软件无线电因此可编程的DSP或CPU为中间，将模块化、标准化的硬件单位用总线方法连接起来，构成通用的硬件平台，并通过软件加载来实现种种无线通讯成果的开放式体系布局。
随着通讯的生长，高速传输技能引起遍及的研究和细致。到如今为止，无线传输的速率受限于硬件条件。要实现高速传输，就必须连合种种芯片的特点，使硬件平台具有大略、通用的特点，因此必要开辟一个通用平台。
DSP在控制和信号处理惩罚方面有上风，基带信号的调制、解调及FFT/IFFT等运算可以由DSP实现，但是在及时处理惩罚方面受到现有DSP处理惩罚速率和本领的制约。对付信号突发检测这种运算量大的处理惩罚，尤其是在高速传输时，通常要利用FPGA。FPGA特有的流水线计划布局可以使前后级在时间上并发，到达高效、高速。为了减小DSP在信号处理惩罚上的压力，同时餍足高速请求，采取专用数字变频芯片来实现数字上下变频。
为了和软件无线电的头脑同一，在体系计划时思量兼容单载波调制解调方法，采取DSP、FPGA、上下变频器的方案，不利用专用调制解调芯片。
1 OFDM原理和基带信号模型
正交频分复用[1]OFDM（Orthogonal Frequency Division Multiplex)是一种多载波调制方法，通过减小和消除码间串扰的影响来降服信道的频率选择性衰落。它的基源头根本理是将信号支解为N个子信号，然后用N个子信号分别调制N个相互正交的子载波。由于子载波的频谱相互重叠，因而可以得到较高的频谱服从。近几年OFDM在无线通讯范畴得到了遍及的应用。
当调制信号通过无线信道到达吸取端时，由于信道多径效应带来的码间串扰的作用，子载波之间不再保持精良的正交状态，因而发送前必要在码元间插入掩护隔断。要是掩护隔断大于最大时延扩展，则全部时延小于掩护隔断的多径信号将不会扩展到下一个码元时期，从而有效地消除了码间串扰。当采取单载波调制时，为减小ISI的影响，必要采取多级均衡器，这会遇到收敛和巨大性高等题目。
图1是OFDM基带信号处理惩罚原理图。此中，图1（a）是发射机事变原理，图1（b）是吸取机事变原理。
图1 OFDM基带信号处理惩罚原理图
在发射端，起首比拟特流举行QAM或QPSK调制，然后依次颠末串并更改和IFFT更改，再将并行数据转化为串行数据，加上掩护隔断（又称“循环前缀”），形成OFDM码元。在组帧时，须参加同步序列和信道预计序列，以便吸取端举行突发检测、同步和信道预计，末了输出正交的基带信号。
当吸取机检测到信号到达时，起首举行同步和信道预计。当完成时间同步、小数倍频偏预计和改正后，颠末FFT更改，举行整数倍频偏预计和改正，此时得到的数据是QAM或QPSK的已调数据。对该数据举行相应的解调，就可得到比特流。
这里仅讨论软件成果模块，详细算法不在此涉及。
2 硬件布局
OFDM调制解调与老例调制解调相比，所需的运算量大，尤其是当体系选用的子载波个数多时，仅在发射真个IFFT更改和吸取真个FFT更改所需的时间就很长。通常利用FPGA和高速的DSP办理该题目。由于在吸取端还要完成信号突发检测、同步和频偏校正等数字信号处理惩罚，以是吸取端对及时性请求更高。在该体系中，利用FPGA完成信号的突发检测和定时，DSP完成FFT/IFFT更改和QAM/QPSK调制解调。
本体系重要由4部分构成： DSP、FPGA、正交数字上变频器（Quadrature Digital Upconverter）、正交数字下变频器（Quadrature Digital Downconverter）。体系硬件布局如图2所示。图中，D表现数据总线，A表现地点总线，C表现控制总线， L表现链路口数据线， 字母背面的数字表现总线的位数。50 MHz晶振为两片DSP及FPGA提供时钟信号，32.768 MHz高稳固度晶振为AD9857和AD6654提供高质量的时钟信号。复位芯片MAX6708控制DSP、FPGA、AD9857、AD6654和ST16C550的复位。
图2体系硬件布局
DSP完成QAM或QPSK的调制解调和FFT/IFFT更改。体系所利用的DSP[2]是ADI公司的Tiger sharc TS101。该DSP具有以下特性： 最高事变频率为300 MHz，3.3 ns指令周期；6 MB片内SRAM；2个谋略模块，每个模块都有1个ALU、1个乘法器、1个移位寄存器和1个寄存器组；2个整型ALU，用来提供寻址和指针操纵；14个DMA控制器；1149.1 IEEE JTAG口。对付OFDM基带处理惩罚，该DSP最大的特点是： 举行256点的复数FFT更改，仅需3.67 μs。
正交数字上变频器采取ADI公司的AD9857。AD9857[34]最高事变频率为200 MHz,输出中反复率范畴为0~80 MHz；内部集成半带滤波器、CIC(Cascaded Integrator Comb)滤波器， 反SINC滤波器和高速的14位数/模转换器，其内核是一个相位连续的直接数字频率合成器DDS (Direct Digital Synthesizer)。在该方案中，AD9857事变在正交调制模式，其32位频率控制字使输出频率的最高正确度为：SYSCLK(体系时钟)除以232。
正交数字下变频器采取ADI公司的AD6654。AD6654[5]内部集成了一个14位、92.16 Msps的模/数转换器和4/6通道的数字下变频器。每个通道可独立配置。数字下变频内部集成了频率更改器、可编程级联梳状滤波器（CIC）、2个滤波器组和数字主动增益控制。此中： 频率更改是通过32位数控振荡器实现的；CIC实现1~32倍的抽取；2个滤波器组包括FIR滤波器和2倍抽取的半带滤波器。输入的中频模仿信号颠末ADC和频率更改后，利用滤波器组举行滤波和抽取，末了并行输出正交基带数字信号。输入中频信号频率最高可到200 MHz，此时，利用欠采样技能。
3 参数计划及调制
信号波形作者采取PCB八层板计划，实现了该体系的硬件平台，并在此平台底子上实现了高速OFDM传输和老例单载波调制解调，形成了一个通用宽带高速调制解调平台。计划的目标是要在该平台上实现现有的全部物理层的算法，分外是实现及时OFDM传输体系。对OFDM体系提出的指标请求如表1所列。
图3给出了32途径载波OFDM在上述参数计划下的已调信号波形（见图3（a））及其功率谱（见图3（b））。图中子载波调制方法为QPSK，码元频率为中反复率36.864 MHz，带宽是2.048 MHz。图4给出了一种单载波调制制式（以π/4QPSK为例）的时域波形（见图4（a））及其功率谱（见图4（b））。别的，数字调制方法的码元频率可达2 MHz（即对付四相调制，比特速率可达4 Mbps；对付32QAM调制，比特速率可达10 Mbps），且子载波调制方法、比特（或码元）速率、输出中频均可调。
图3 实测OFDM波形
图4 实测π/4-QPSK波形
4 结论
本文所提出的方案有以下特点：
① 基于双DSP的布局，可事变在双工方法，同时完成信号的发射和吸取；事变在TDMA方法下或半双工时，DSP可通过Link口举行高速通讯，有利于并行处理惩罚，以进步传输速率。DSP利于基带信号的及时处理惩罚，可以实现高速调制解调。
② 变频用具有频率辨别率高、频率变革速率快、相位连续、易于数字控制等特点。采取DSP和变频器的方案，不但可以实现模仿调制解调，并且可以实现种种数字调制解调，兼容传统调制解调和新型调制解调方法。
③ 在DSP和变频器之间利用FPGA，实现突发信号的同步捕获，可以分担DSP的部分任务，从而进步体系的及时性。
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