自上而下直到物理实现的DSP计划流程

 
   小序
   天下正处于高科技下一波快速增长的开端，AccelChip公司 Dan Ganousis DSP 已经成为业界公认的、将按指数增长的技能内核。如今，大多数DSP计划已经能在半导体生产商(如T1、ADI、Freescale等)提供的通用DSP芯片上实现。通用处理惩罚器的代价相比拟较自制，并且有高质量和便宜的编程东西、方便快速实现DSP算法的支持，但开辟职员更盼望在原型创建和调试进程中能举行重新编程。

                                          图1  通用DSP处理惩罚器的性能与通讯范畴必要的DSP处理惩罚性能的比较

   速率的必要
    如今，对电子体系的性能请求已经高出了通用DSP处理惩罚器的本领。图1表现了由宽带网络市场驱动的对DSP算法的性能需求与通用DSP处理惩罚器性能的差别。可以看出通用DSP的性能容量与新的宽带通讯技能的需求之间的差距正以指数速率扩大。
    传统上DSP开辟者可以得到的变化通用DSP处理惩罚器性能的唯一要领便是将DSP算法注入到ASIC中，以到达加快硬件的目标。然而这种ASIC的办理要领实现起来非常困难，并且在ASIC上实现DSP算法因此捐躯可重编程的机动性为价格的，同时还必要大量的非重复计划用度、漫长的原型初始化，以及购买大量昂贵的集成电路计划东西等。
    随着先辈的FPGA架构如Xilinx Virtex-II和Altera Stratix-II的引入，DSP计划者可以得到一种把通用DSP处理惩罚器的全部好处与ASIC的先辈性能综合在一起的新型硬件。这些新型的FPGA架构可以优化DSP的实现，并能提供餍足现今电子体系所必须的处理惩罚本领。
    FPGA的良好性表如今它能容许DSP计划者做到“使布局适应算法”，计划者可以或许根据实现体系性能的必要最大限度地利用FPGA内部的并行资源。而在通用DSP处理惩罚器中资源是牢固的，由于每个处理惩罚器只包括一些数量有限的雷同乘法器一样的根本运算成果，计划者必须做到“使算法适应布局”，因而无法到达在FPGA中可以或许得到的性能。

                                                           图2  环球DSP收入预测

    半导体产业的亮点
    图2表现了整个DSP市场和片内算法市场(由FPGA、布局化ASIC和ASIC几部分构成)的年收入预测。此中，DSP片内算法市场以后三年内将以高于42%的年增长率增长，是整个半导体范畴增长最快的部分。
    如今DSP的计划团队所面对的挑衅和二十世纪九十年代ASIC的计划者所面对的雷同—DSP开辟组怎样用目标FPGA的计划要领代替通用DSP；怎样去开辟所必要的新的计划本领；怎样美满公司的计划流程；怎样才华提出新的DSP算法的实现要领，同时又不危及当前产品的开辟筹划。大概更紧张的是，办理者怎样才华够使灾祸性结果产生的大概性低落到最小。
    AccelChip公司以为DSP的将来取决于新型计划要领的采取，而这种要领必须能使公司餍足DSP市场对上市时间、本钱的苛刻请求。和ASIC、FPGA的孕育产生一样，对DSP变革的方法便是采取真正的、自上而下的计划流程。

图3 传统的DSP计划流程

    传统自上而下的计划流程
    传统上，DSP计划被分为两种范例的事变：体系/算法的开辟和软/硬件的实现。这两类事变是由完全差别的两组工程师完成，通常这两个组在各自的接口之间被相对退出。算法开辟者在不思量体系的布局或软/硬件实现细节的环境下利用数学阐发东西来创建、阐发和提炼所必要的DSP算法；体系计划者则重要思量成果的定义和布局的计划，并保持与产品阐明及接口标准相同等。软/硬件计划组采取体系工程师和算法开辟职员所创建的范例进而完成DSP计划的物理实现。
    一样平常来讲，细则范例可分别成很多小的模块，每个小模块分派给各个成员，他们必须起首明白属于本身的模块的成果。
    要是DSP算法的目标是FPGA、布局化ASIC或SoC，那么重要任务便是用Verilog或VHDL等硬件形貌语言来创建一个RTL模型。这就必要实现工程师相识通讯理论和信号处理惩罚以便明白体系工程师提出的细则范例。创建一个RTL模型和仿真测试平台通常必要耗费一至两个月的时间，这重要是由于必要人工验证RTL文件和MATLAB模型的准创建室。RTL模型仿真环境一经创建，实现工程师就要同体系工程师和算法开辟职员举行交换，共同阐发DSP体系硬件实现的性能、范畴和成果。
    由于体系工程师在算法开辟阶段无法看到物理层计划，因此通常会必要修改原来的算法和体系布局、更新笔墨性范例、修改RTL模型和测试平台以及重新仿真，这些进程每每必要连续举行多次，直到DSP体系的性能请求可以或许由硬件实现为止。接着，实现工程师利用逻辑综合实行一种标准的FPGA/ASIC自上而下的计划流程，从而将RTL模型映射到门级网表，并且利用物理计划东西在给定的FPGA/ASIC器件中设置布局网表。图3给出了根本的片内DSP算法的计划流程，重要由算法开辟和硬件实现两个相对退出的部分构成。
    如上所述，只有耗费很长的时间人工创建基于笔墨范例的RTL模型，才华克制因两个计划域(design domains)之间缺乏接洽而导致计划开辟进程的耽误，然而对这一计划工程更大的担心是DSP算法的物理计划是基于硬件工程师对笔墨范例主观的明白。
    硬件工程师中缺乏DSP专家，因此通常会由于对请求成果的误解而导致灾祸性的结果。随着DSP巨大度的增长，在人工创建RTL模型的进程中，孕育产生错误已屡见不鲜。由于雷同的错误被写入仿真测试平台中，因此仿真中即便出现多次错误也无法被捕获到，只有到了原型计划阶段，硬件计划错误才会被发明。

   改造要领
    FPGA/ASIC计划职员采取真正意义上的自上而下的计划要领，最紧张的长处之一便是计划数据办理的改进。但是当ASIC和FPGA采取和现有DSP计划雷同的自下而上的计划要领时，由于缺乏单一且有效的计划数据源，将会引入很多错误。因此，在当今的DSP计划中，各个独立的计划部分有任务使MATLAB模型和人工创建的RTL模型及测试平台保持同步。但是如前所述，这两个团队很少交换，并且通常在地理位置上也相距很远。以是办理这些数据变得非常困难。
    CoWare在其SPW东西包里提供了一种模块同步题目的办理方案：将帮助模仿计划要领的见解引入硬件计划体系中，从而到达从细则范例到实现的变化。在这种要领中，CoWare 发起DSP计划组利用他们具有DSP硬件模型库的硬件计划体系创建一个可以实行的范例，从而代替对DSP范例和算法举行解释的编程语言。
    这种要领在消除硬件工程师开辟RTL模型时导致的误解方面很有上风，但是，它对确保计划数据同步方面还存在不敷。由于每次修正模块都必要人工修改可实行范例，分外在现今巨大度不绝增长和产品上市时间越来越短的双重压力下，产生错误的大概性将会大幅增长。

   真正自上而下的
   DSP计划要领
    Accelchip公司的DSP合成东西利用VHDL或Verilog硬件形貌语言可以或许直接读出MATLAB模型并主动输出可以合成的RTL模型和仿真测试平台。通过连接DSP的两个计划域，给DSP计划小组在计划的人力和时间、误解的消除、高本钱的重复事变、硬件实现的主动验证，以及体系计划职员和算法开辟职员在开辟的初期阶段举行布局探索时所必要的本领等方面带来了很大的简化。
    Accelchip使硬件计划职员不必要人工创建RTL模型和仿真测试平台，从而收缩了开辟周期，淘汰了硬件实现所必要计划职员的数量。并临时动创建的RTL模型是目标FPGA器件的“布局化意识”，而不是大略的、承继下来的RTL模型。创建RTL模型后，其高级综合东西将创建一个逻辑综合的最佳实现，以确保所孕育产生的门级网表具有FPGA器件的好处。
    比方，DSP算法在差别提供商提供的FPGA器件列中实现，其性能和范畴有很大的差别，这是由于对付差别配置来讲，布局、逻辑资源、布局资源以及布局要领都是差别的。通过“布局化意识”，Accelchip为DSP计划小组的目标FPGA器件提供了很好的物理实现。同时通过提供容易利用的、主动的从MATLAB到硬件实现的直接路径，使得DSP体系计划职员和算法开辟职员可以或许在计划开辟初期定义他们的算法。进而算法开辟职员可以或许很快地将MATLAB计划转换成综合了性能、范畴、本钱和功率好处的目标FPGA的门级网表。有了来自算法物理实现的初期或开辟周期中的反馈，就意味着计划流程后期所做的重复更少，再一次节流了宝贵的时间和人力。

   结语
    DSP技能的紧张性日益增长，对其算法的性能请求远远高出了通用性DSP处理惩罚器的本领，从而促使DSP实现小组去探求硬件的办理要领。FPGA给DSP实现提供了抱负的平台，Accelchip提供的真正的自上而下的计划方案无缝地融入了DSP的计划环境，从而确保了在转向真正的自上而下的DSP计划要领时办理危害的最小化。