抖动丈量的DSP实现

　  小序

　  比年来，抖动（Jitter）已经成为通讯工程师非常器重的信号特性。在数字体系中，时钟频率正在变得越来越高。随着速率的升组，在上升沿或是降落沿哪性是微小的变革也变得越来越紧张。由于时钟或数据的抖动会影响到数据的完备性、创建时间和保持时间。并且在思量信号速率与传输间隔之间的折衷时，抖动也成为必须思量的因素。

　  抖动会使数字电路的传输性能恶化，由于信号上升沿或是降落沿在时间轴上的精确位置被代替，在数据再生的时间，数据比特流中就会引入错误。在归并了缓冲存储器和相位比较器的数字仪表中，由于数据溢出或是斲丧，错误就会引入到数字信号中。别的，在数模更改电路中，时钟信号的相位调制会使规复出的采样信号恶化，这在传输编码的宽带信号时会导致题目。

　　抖动分为体系抖动和随机抖动。

　  （1）体系抖动是在信号再生电路时间上不准，或是码是串扰，或是在幅频转换中的非法的电缆均衡导致的。体系抖动取决于体系的性能。

　  （2）随机抖动源头于内部或是外部的滋扰信号，如噪声、串扰、反射等。随机抖动与传输信号的体系无关。

　  体系抖动与差别的脉冲再生电路的脉冲的模式有关，会连续地积聚。随机抖 动则与脉冲再生电路的脉冲模式无关，并且也不会连续地积聚；在大多数低速率的数字体系中，体系抖动占主导职位地方；而在高速体系中，随机抖动变得越来越紧张，乃至会占据主导职位地方。

　  滋扰性的抖动可以利用信号再生电路划中利用“去抖动”电路来减弱其影响。这种“去抖动”电路来减弱其影响。这种“去抖动”电路包括了一个带有窄带相位腻滑电路的信号缓冲器。信号再生电路只能将抖动频率高于时钟再生电路的克制频率的抖动因素减小，而低频的抖动因素则仍旧会出如今输出信号或是信号再生电路中。在这种环境下，抖动被传输到输出信号中，信号再生电路此时就象是一个低通滤波器。

　  抖动丈量要领

　  传统的抖动丈量采取模仿测试的要领。图1给出了传统模仿丈量要领的原理框图，它是将数据信号与基定时钟信号相比较，利用相位探测器的均匀输出。模仿丈量要领带来了很多题目，这都是由于相位探测器将相位表达成一个模仿电压引起的。

　　以下是用模仿要领测试抖动的缺点：

　　*时钟规复限定了抖动丈量的带宽；

　　*时间规复由于自由运行频率的偏移引入了抖动噪声；

　　*大动态范畴请求大频率支解，导致孕育产生了起出相位探测器范畴的低频脉冲，进一步限定了丈量的带宽；

　　*模仿电压受制于由噪声和寄生电容孕育产生的负面影响；

　　*模仿电压的范畴受制于电源电压的范畴；

　　*基准规复由于其带宽小得到锁相很慢。

　  随着DSP技能、ADC应用技能和ASIC技能的生长，抖动阐发跟随着科技从模仿到数字的变化进程，生长了基于数字阐发的抖动丈量要领。基于数字的抖动阐发要领有先辈得多的特性，能使工程师们为下一代计划的测试和阐发作更充分的准备。

　 下面图2给出了基于数字阐发的抖动丈量要领的原理框图。这里的目标是将每个NRZ相沿二进制数作时间标记，此中计数器最低位（LSB）权值便是时间隔断辨别率。时间隔断计数器完成时间标记成果，通过数字处理惩罚标记出抖动大小，再颠末数字滤波器提供抖动丈量所需的高通和低通滤波。在滤波进程中，可实现辨别率中两个最佳位。抖动得到进一步的处理惩罚以检测峰峰值、真有效值或别的参数，比如频谱容量。

　　数字化的抖动丈量有以下几个好处：

　　*具有更宽的带宽和更低的噪声，由于它不必要时钟规复。

　　*具有更宽的带宽和更腻滑的频率相应，由于数字相位探测器将每个NRZ沿以时间标记（不必要对模仿脉冲作均匀处理惩罚）。

　　*具有更低的抖动噪声，由于数字时间标记不受噪声的影响。

　　*增益偏差率只有0.01%，由于信号处理惩罚是完全部字化的。

　　*动态范畴高出4000UIp-p，同时保持0.01UI的辨别率。

　　*丈量时没有延时，由于不利用锁相环信号去获取时钟。

　　数字式抖动测试仪的研制

   数字式抖动测试仪的根本请求是完成对2.048MHz的锁相时钟举行相位抖动测试，详细请求按ITU-TG.823发起实行。计划方案采取数字要领测试抖动。数字抖动测试要领中关键的便是计数器的计划，本计划选用的计数器的计数时钟频率为100MHz。但是为了包管测试抖动的精度请求，对付100MHz记数孕育产生的偏差信号，专门计划了偏差脉冲展宽电路，以进步测试精度。图3给出了数字式抖动测试仪的成果框图。

    研制的抖动测试仪重要包括以下模块：时钟记数、脉冲展宽、数据存储、数据处理惩罚。此中除了脉冲展宽模块是模仿电路外，别的的3个模块都是数字电路，以是该计划是一种数字与模仿的殽杂电路。在计划中，思量到算法的巨大性和机动性，开辟时间的紧急性以及体系的请求，选用了德州仪器（TI）的TMS320F206。

    DSP选择

　　TMS320F206是德州仪器公司用静态CMOS技能集成的DSP芯片，属于TMS320C2000系列。这是一种低功耗器件，采取了改造的哈佛布局，有1条步伐总线和3条数据总线，有高度并行性的算术逻辑单位ALU、专用硬件逻辑、片内存储器、片表里设和高度专业化的指令集，从而使该芯片速率高、操纵机动。TMS320F206有224K的寻址本领、3个外部停止、1个同步串口和一个异步串口，最高时钟为40MHz。由于每秒需处理惩罚数据2Mbit，每个标记采样两次，以是实际数据速率是4Mbps。通过其算法来预计其运算量，40MIPS的处理惩罚本领完全可以餍足其请求。在计划中利用了1个外部停止，一个异步串口。异步串口和PC机的串口相连接，将DSP谋略结果送回到PC机表现。

　　时钟记数模块

　　该模块重要作用有以下几个：

　　①对二分频后的2MHz时钟信号用100MHz的时钟举行记数；

　　②用100MHz时钟对2MHz信号记数，孕育产生偏差脉冲；

　　③对展宽后的偏差脉冲用100MHz的时钟举行记数；

　　④孕育产生与数据存储模块接口的写时钟和写使能信号；

　　⑤将2MHz的记数值和展宽的偏差脉冲记数值通过一起8位的数据总线分时输出。

　　此模块的计划重要是用一块XILINX公司的CPLD XC95108来完成的。

　　脉冲展宽模块

　　脉冲展宽模块是为了进步测试抖动的精度，这是本计划中非常关键的一个模块。本计划测试抖动着实便是正确地测试出每个周期的时间，只有测试的时间精度进步，终极测试抖动才华到达请求的精度。若无脉冲展宽电路，仅用100MHz的时钟记数的话，则单个周期的测时的最大偏差将会是20ns，如许底子无法餍足抖动测试的精度请求。

　　为了测出小于度量单位的一个物理量的值，我们很容易地想到只要将该物理量放大一个牢固的倍数后，使该放大后的物理量可测，此时只要测出该物理量后除以该放大倍数，即可得到原先的物理量的值。该模块的计划就利用了如许的思路。详细是利用LM234孕育产生两个恒流源，分别做为一个电容的充电电流和放电电流。利用充放电电流的差别孕育产生斜率差别的充电曲线，再与一参考电压举行比较，即可得到一展宽的脉冲。详细的脉冲展宽电路是用两个三级管完成充放电事变和比较电路。三级管的型号是2SC3357，2SC3357是高频三级管，其事变频率可到达2GHz。选用高频三级管对此计划相称紧张，由于要测的偏差脉冲当时间只有几个ns。

　　数据存储模块

　　数据存储模块重要是作为时钟记数模块所记数据的缓冲器，在时钟记数模块和数据处理惩罚模块之间充当接口。正如前面所先容的，选用了一片选进先出（FIFO）芯片，型号是IDT72230。此型号的FIFO具有2K×8的存储空间。在FIFO的数据全满后，由IDT72230的FF（全满标记引脚）向数据处理惩罚模块发送停止恳求信号。而数据处理惩罚模块中的DSP会从FIFO中将这2K数据读出来。

　　数据处理惩罚模块

　　数据处理惩罚模块以DSP为内核，来对记数器记得的值举行处理惩罚，终极算得Jitter的值。DSP中用到了停止口IT1，当FIFO满时，从FIFO中读出2K个数据。而DSP与外部的通讯则用的是异步串口。

　　调试

　　由于体系事变于较高的频率，计数器为100MHz，DSP为40MHz，DSP的外围配置一样平常为20MHz，最高为40MHz，因而在体系计划中，必须细致高频影响。

　　在布线时，特地把数据和地点成组布线，以低落对别的信号的影响。对一些关键的控制线。如存储器读写信号和FIFO读写信号，在其两边都加上了地线掩护分外是FIFO的读写信号，由于其对滋扰分外敏感。对一些较长的引线，可串接一个30Ω的小电阻或加终端立室以减小反射。

　　在软件计划中，采取C语言和汇编语言殽杂编程。详细的编程要领可查阅DSP的手册。TI公司还提供了一个运行库（RuntimeLib）。用TI公司的JATG调试器举行调试时，在DSP步伐中调用运行库的函数，可以打开PC机上的文件获取数据，或将DSP的数据传入PC机并存入文件，或通过PC机键盘向DSP转达信息和发送下令，从而为调试带来了极大的方便。

　　由于在本计划中采取了DSP技能，使得开辟的周期大为缩减，体系的机动性也大大加强。随着数字处理惩罚芯片（DSP）处理惩罚速率的加快，外围通讯本领的加强，以及数字信号处理惩罚的及时性的必要，其应用范畴必将越来越遍及。