中芯国际采取 Cadence DFM办理方案

　　即日宣布，中芯国际集成电路制造有限公司采取了 Cadence(R) Litho Physical Analyzer 与 Cadence Litho Electrical Analyzer，从而可以大概改精确地预测压力和光刻差别对65和45纳米半导体筹划性能的影响。Cadence Litho Electrical Analyzer -- 半导体行业第一个用于各大领先半导体公司从90到40纳米生产中的DFM电气办理方案 -- 与 Cadence Litho Physical Analyzer 连合，形成了一个能精确预测终极硅片结果的流程。

　　此前单个单位和库的电气活动可在一个单独的环境中举行预先标示，该单独环境在给定的、基于目标制程技能的筹划中利用时可保持划一性。在65及更小纳米，单位的每次摆设都孕育孕育产生了本身的一套物理和电气差别，这些差别与相近的单位或环境有关。这种“与环境有关的差别”已成为关键的标题，可导致芯片筹划失败。Cadence Encounter(R) Digital Implementation System (EDI) 无缝地整合了 Litho Physical Analyzer 与 Litho Electrical Analyzer，可在全芯片实现之前举行严苛的、与环境有关的单位物理与电气签收。该流程利用了模型化的物理与电气可制造性 (DFM) 技能，可进步标准单位库、知识产权 (IP) 核、及全芯片的风致和可靠性，从而进步完备芯片的制导致品率。

　　“在65和45纳米上必须办理物理和电气差别，这须要一种团体性的要领，它要始于单位级别，并思量到筹划的整个环境，”中芯国际筹划办事中间副总裁刘明刚表现，”通过 Cadence 的 DFM 流程，我们可以大概阐发单位和 IP 差别，并能对它们在真实硅片中的性能举行精确建模。 通过标示和淘汰差别，我们的客户将能淘汰防护带并制出更高风致的硅片。该办理方案还能实现近线性可扩展性，而这敷衍全芯片电气 DFM 验证流程来说是必须的。

　　Cadence 已开辟出业界最完备的筹划侧 DFM 保卫、阐发和签收要领学之一，并包括 Encounter Digital Implementation System 筹划侧优化。它也被用于32和28纳米库的差别建模。“快速、精确、与环境有关的单位光刻与压力效应差别建模，对实现65纳米及以下节点实现有价格生产筹划非常关键，”Cadence 实现团体研发副总裁徐季平表现。“浩繁一次硅片告成已证明白高容量半导体筹划 DFM 阐发东西的价格。”