基于FPGA的多路脉冲重复频率跟踪器
发布日期：2011-04-23
在反辐射导弹的雷达导引头中，信号跟踪器的及时性是影响体系性能的紧张因素之一。先容了利用高性能FPGA丰富的资源实现的多路脉冲重复频率跟踪器，它办理了在麋集信号环境下信号跟踪的及时性题目，减小了体系体积。颠末实行验证，其各项指标均到达了计划请求。
随着高科技的敏捷生长，当代战役已经不但是传统意义战场上的比力，电子战已经成为决定战役胜负的紧张因素之一。反辐射导弹在电子战中扮演着紧张的角色，它在战役中可以有效地压抑或摧毁敌方武器体系中的雷达，使敌方武器体系失去打击本领，获取制空权，发挥己方的空中上风。在反辐射导弹中引导打击目标的是雷达导引头，它截获目标雷达的信号并检测出信号入射角，运送给导弹控制体系，导引导弹跟踪目标直到掷中。
脉冲重复频率（ＰＲＦ）跟踪器是雷达导引头的紧张器件，它的成果是在雷达导引头吸取到的信号流中选择出目标信号。在日趋巨大的电磁环境下，空间信号密度已经到达５０～１００万脉冲／秒，至少相称于几百个辐射源的总和?眼１?演。以是信号吸取机截获到的信号通常是不止一部雷达的信号，每每包括很多部。脉冲重复频率跟踪器便是要在包括多部雷达的信号流中选出要截获的那部雷达信号，送到背面的信号处理惩罚机。如图１所示，吸取机收到的信号包括多部信号，颠末脉冲重复频率跟踪器的选择后只输出一部信号送到后续的信号处理惩罚机。如今，实现脉冲重复频率跟踪器的要领重要有三种：纯软方法、半软半硬方法和纯硬方法。纯软方法用高速ＤＳＰ完玉成部成果，这种方法在当代麋集信号环境下将影响体系的及时性，要想实现多路信号的跟踪必要多个ＤＳＰ，这将导致体系体积巨大。半软半硬方法用ＤＳＰ和硬件电路分别完成一部分成果，和前一种方法有雷同的缺点。纯硬方法用ＦＰＧＡ或ＣＰＬＤ实现跟踪信号的全部成果，具有及时性好、性能稳固的好处，能餍足如今巨大电磁环境的请求，并且集成度高，可以实现体系的小型化。
本文利用ＦＰＧＡ资源丰富、易于编程的特点计划了纯硬方法的脉冲重复频率跟踪器，实现了在麋集信号环境下的信号跟踪，并且将多路并行的跟踪器集成在一片ＦＰＧＡ中，简化了体系布局，缩小了体积。
１脉冲重复频率（ＰＲＦ）跟踪器原理
１．１脉冲重复频率跟踪器
为了在麋集的信号流中疏散出一部信号，必要知道该信号的脉冲重复频率以及脉冲重复周期（ＰＲＩ）范例，这部分事变通常由雷达侦探体系或反辐射导弹的信号预处理惩罚器来完成。脉冲重复频率是辨认雷达的一个紧张参数，由于它是雷达最具特性的信号参数。所说的最具特性，是指雷达的性能受其所利用的脉冲重复频率的影响很大，比方对付老例雷达来说，脉冲重复频率的数值决定了雷达的最大无含糊间隔和最大无含糊径向速率。脉冲重复周期（ＰＲＩ）是脉冲重复频率的倒数，其范例大抵可分为三种：牢固、跳变和参差。牢固ＰＲＩ信号的各个脉冲之间的隔断是恒定的；要是把信号的ＰＲＩ加上人为的随机跳变就构成了跳变ＰＲＩ信号，其ＰＲＩ的变革值可达脉冲重复周期均匀值的１５％；参差ＰＲＩ信号由多个隔断差别的脉冲构成一个信号序列帧，各脉冲重复周期的总和称为帧周期，帧周期之间的小隔断称为小周期，一样平常帧周期是牢固的。
根据以上阐发，为了实现种种ＰＲＩ范例信号的及时跟踪，在ＦＰＧＡ中计划了脉冲重复频率跟踪器电路，其原理图如图２所示。
由图２可见，跟踪器包括重复周期寄存器０～７、参差寄存器、输出波门寄存器以及重复周期计数器、输出波门计数器、输出控制器等单位。此中，参差寄存器存储参差ＰＲＩ信号的小周期数，即参差数；重复周期寄存器０～７存储信号的各个重复周期。由于如今参差雷达一样平常不高出８参差数，以是重复周期寄存器有８个即可，参差寄存器保存的参差数控制各个重复周期寄存器。比方参差数便是３，则只有０～２号重复周期寄存器有效，别的５个无用。若参差数便是１，则只有０号重复周期寄存器有效，这相称于牢固ＰＲＩ信号的环境。输出波门寄存器存储的是波门宽度，其值重要由跳变ＰＲＩ信号的变革量决定。若变革量大，则输出波门宽度也要大，如许才华选中要截获的信号。数值干系可表现为：波门宽度＝ＰＲＩ变革量＋脉冲宽度＋常量Ａ。常量Ａ为调解参数，可根据调试环境决定。重复周期计数器是跟踪器的内核器件，它根据信号脉冲的到达与反对定何时开始计数，计数周期是重复周期寄存器中的值，各个有效的重复周期寄存器的存储值循环采取。其输出送到输出波门计数器，后者根据输出波门寄存器中的值确定波门的宽度。输出控制器是重要的逻辑控制单位，控制整个跟踪器的事变。输出控制器的成果还包括果断信号是否截获告成、信号是否丢失等。
１．２信号滤波器
种种电子抵抗配置数量标急剧增长使雷达导引头体系处于高度麋集的信号环境中，脉冲重复频率跟踪器的及时性受到检验。基于以上思量，在跟踪器的前端计划了信号滤波器，对信号脉冲流举行稀释，减轻跟踪器的压力。信号滤波器的原理图如图３所示。
信号滤波器的内核是接洽干系比较器，ＦＰＧＡ为接洽干系比较器的实现提供了方便条件。本体系中采取了两路接洽干系比较器，一起用于信号载频滤波，一起用于信号脉宽滤波。由图３可见，只有载频和脉宽都在肯定的范畴之内的信号才华通过滤波器，即对信号举行了筛选。在当代巨大电磁环境下，载频和脉宽都比较靠近的信号是相称多的，同时比较器的上、下限不克不及获取过于靠近，如许滤波器的输出就不但限于一部信号，纵然如许也极大地稀释了信号流。这种稀释过的信号流送到跟踪器，有助于进步跟踪器的及时性，更利于告成地截获信号。
２体系实现
体系框图如图４所示，整个体系由ＤＳＰ和ＦＰＧＡ构成，在ＦＰＧＡ中计划了８路跟踪器，最多可同时对８路信号举行跟踪。ＤＳＰ认真控制各路跟踪器的事变，包括对各路跟踪器装载参数和使能，同时通过ＨＰＩ（上位机接口）与弹上主控谋略机转达数据。
由于各路跟踪器都是采取纯硬件方法实现的，以是占用的ＤＳＰ处理惩罚时间很少，ＤＳＰ只需将主控谋略机转达的信号参数装载到跟踪器中，并发出启动下令即可，余下的事来由跟踪器主动完成，无需ＤＳＰ干涉，使ＤＳＰ有大量的时间实行别的谋略任务。
２．１ＦＰＧＡ器件选择
本计划采取Ａｌｔｅｒａ公司的ＡＰＥＸ系列ＥＰ２０Ｋ２００ＥＱＩ芯片。ＡＰＥＸ系列ＦＰＧＡ是Ａｌｔｅｒａ公司的高端产品，是产业界第一块整合了ＳＯＰＣ（ｓｙｓｔｅｍ－ｏｎ－ａ－ｐｒｏｇｒａｍｍａｂｌｅ－ｃｈｉｐ）集成电路的可编程逻辑器件。其集成度高，最多能提供２５０万个门电路、５万个逻辑单位，并且在不淘汰逻辑单位的环境下可提供４４万位ＲＡＭ。低功耗计划，采取双电压体系，内核电压１．８Ｖ，Ｉ／Ｏ电压３．３Ｖ，与多种接口标准兼容。
ＥＰ２０Ｋ２００ＥＱＩ芯片属于产业级芯片，采取２４０针ＰＱＦＰ封装，用户Ｉ／Ｏ管脚数为１６８个，提供８３２０个逻辑单位，芯单方面积却仅为３４．５ｍｍ×３４．５ｍｍ。本计划中每路跟踪器占用的逻辑单位为７％，８路跟踪器外加一些帮助电路统共占用的逻辑单位为６０％，芯片资源另有剩余，为将来体系成果改造留了余地。
２．２ＦＰＧＡ芯片的配置
ＡＰＥＸ系列ＦＰＧＡ芯片是基于ＳＲＡＭ技能的器件，由于ＳＲＡＭ的易失性，失电以后芯片中的配置信息将丢失，以是每次体系上电时都要重新加载配置数据。Ａｌｔｅｒａ公司提供了一系列的配置器件用于保存配置数据并且在上电时加载ＦＰＧＡ。本计划选用Ａｌｔｅｒａ公司的ＥＰＣ２，最大的上风在于ＥＰＣ２是ＦＬＡＳＨ器件，可以多次重复编程，改失了过去的ＰＲＯＭ配置器件只能写入一次的缺点，极大地方便了体系调试和产品升级。当计划完成的产品必要改造时，只需将ＥＰＣ２中的内容重写一遍即可，收缩了产品的研发周期。
在计划中必要细致的是ＥＰＣ２的容量是１．６Ｍｂ，根据ＦＰＧＡ芯片的容量大小必要的配置芯片的数量是不等的。本计划中采取的ＥＰ２０Ｋ２００ＥＱＩ芯片的容量是１．９Ｍｂ，以是必要两片ＥＰＣ２。图５是用两片ＥＰＣ２配置ＥＰ２０Ｋ２００ＥＱＩ芯片的连接图，通过ＥＰＣ２芯片的ｎＣＡＳＣ管脚，可以方便地实现多片级联。体系上电后，ＥＰ２０Ｋ２００ＥＱＩ芯片检测到ｎＣＯＮＦＩＧ管脚电平由低到高的跳变时，启动配置流程。起首ＥＰ２０Ｋ２００ＥＱＩ芯片驱动ＣＯＮＦ＿ＤＯＮＥ管脚为低，将第一片ＥＰＣ２的ｎＣＳ管脚拉低，选通该芯片。颠末一段延时以后ＥＰ２０Ｋ２００ＥＱＩ芯片开释ｎＳＴＡＴＵＳ管脚，上拉电阻将ＥＰＣ２的ＯＥ管脚拉成高电平将其使能。ＥＰＣ２用其内部振荡器将配置数据串行输出到ＦＰＧＡ芯片中。当第一片ＥＰＣ２的全部数据输出完后，它驱动ｎＣＡＳＣ管脚为低，按次序驱动第二个ＥＰＣ２的ｎＣＳ为低，启动第二个ＥＰＣ２输出数据。前一个ＥＰＣ２启动下一个ＥＰＣ２的进程在一个时钟周期内就可以完成，以是运送给ＦＰＧＡ芯片的数据流是连续的。
图5EPC2配置FPGA
２．３ＦＰＧＡ芯片的在线编程
ＡＰＥＸ系列ＦＰＧＡ芯片在边界扫描模式（ＪＴＡＧ模式）下可以对其举行在线的配置重构，体系无需重新上电就可以修改ＦＰＧＡ芯片的配置，极大地方便了调试。ＪＴＡＧ模式也可以对ＥＰＣ２举行在线编程。在体系计划时，可以把多个器件构成一个ＪＴＡＧ器件链，用一个ＪＴＡＧ兼容头（比方Ａｌｔｅｒａ的ＢｙｔｅＢｌａｓｔｅｒＭＶ并口下载电缆）把全部的器件连接起来。ＪＴＡＧ器件链方法分外得当电路板上有多个器件的环境，用一个ＪＴＡＧ头就可以对多个器件举行在线编程。本计划中电路板上有三个ＪＴＡＧ器件，包括两片ＥＰＣ２和一片ＦＰＧＡ，计划的ＪＴＡＧ器件链如图６所示。
在ＪＴＡＧ器件链中，两个ＥＰＣ２是第一和第二个器件，ＦＰＧＡ是第三个器件，ＪＴＡＧ按次序对器件编程。当对ＦＰＧＡ编程时，通过软件将两个ＥＰＣ２设置成ＢＹＰＡＳＳ模式，编程数据从ＥＰＣ２的ＴＤＩ管脚直接输出到ＴＤＯ管脚直达ＦＰＧＡ芯片，实现了对ＦＰＧＡ芯片的在线编程。采取这种ＪＴＡＧ器件链方法，方便了体系调试，收缩了产品的开辟周期。
３ＦＰＧＡ应用体系计划中应细致的题目
为了进步ＦＰＧＡ应用体系的抗滋扰性能，应只管即便采取多层印刷电路板，并有完备的ＧＮＤ层和电源层，从而提供险些无穷的电流吸取本领，起到防备噪声和为逻辑信号提供屏蔽的作用。由于ＡＰＥＸＥＰ２０ＫＥ系列ＦＰＧＡ采取双电压体系，最好采取两个电源层，一个作为内核电源层，一个作为Ｉ／Ｏ电源层。本计划采取了八层电路板工艺，此中有两个ＧＮＤ层、一个内核电压层、一个Ｉ／Ｏ电压层以及四个信号层，在实际调试中抗滋扰性能明显强于过去的双外观体系。要是在实际应用中对代价敏感，也可采取四层板工艺，此中应有一个完备的ＧＮＤ层，一个支解的电源层。
ＦＰＧＡ器件的每一个电源和ＧＮＤ引脚都应当直连续接到电源和ＧＮＤ平面上，每一对电源和ＧＮＤ引脚都应当接上一个电源去耦电容器，并且尽大概靠近ＦＰＧＡ器件。对付ＰＱＦＰ封装的器件，应当把去耦电容器会合在器件正下方电路板焊接面上，如许既到达了靠近器件的目标，又可以淘汰电路板的面积。
在电源线进入电路板的地方一样平常都安排一个１００μＦ的大容量电容器，以稳固电源电压，但是这个电容器偶然也会成为导致ＦＰＧＡ器件配置失败的隐患。Ａｌｔｅｒａ器件在上电初始化时，起首实行一个ＰＯＲ（上电复位）耽误以等待电源稳固。要是电源电压上升时间较长，高出了ＰＯＲ耽误时间，大概导致器件初始化不精确，导致成果失效。当用ＥＰＣ２配置ＡＰＥＸＥＰ２０ＫＥ系列ＦＰＧＡ时，ＰＯＲ耽误最大为２００ｍｓ，以是电源电压上升时间不克不及高出这个时间。要是出现体系上电时ＦＰＧＡ器件配置失败的环境，应当思量是否由于大容量电容器致使电源电压上升太慢，这时可以调换一个小容量的电容器。尤其是在单块电路板上调试告成，而多块电路板连在一起调试时出现这种环境更应思量这个缘故起因。由于多块电路板连在一起时电源滤波电容是并联的，此时容量相加导致更大容量的电容出如今电源入口处，致使电压上升过慢。本体系在调试时就曾遇见这种环境，将电源滤波电容从１００μＦ调解为２２μＦ便办理了题目。
图6JTAG器件链
为了进步电路计划服从，应只管即便多采取ＬＰＭ宏单位库。ＬＰＭ是参数化的模块库，是良好的版图计划职员和软件职员伶俐的结晶。ＬＰＭ包括了常用的逻辑单位，通过修改ＬＰＭ的某些参数，就能敏捷计划出本身的电路。Ａｌｔｅｒａ公司提供的ＬＰＭ宏单位库是Ａｌｔｅｒａ系列ＦＰＧＡ器件的绝佳组合，可以实现绝大部分的计划成果，并能提供较高的运行速率和较低的资源占用率。在计划中发明，多采取ＬＰＭ宏单位库的电路与不采取ＬＰＭ宏单位库的电路相比，资源占用率可淘汰１０％～３０％，可见节流的芯片资源是很可观的。
本计划利用ＦＰＧＡ计划机动、易于编程和容量大的特点实现了多路脉冲重复频率跟踪器，办理了在麋集信号环境下跟踪体系的及时性题目，将八路跟踪器计划在一片Ａｌｔｅｒａ公司的ＡＰＥＸＥＰ２０Ｋ２００ＥＱＩＦＰＧＡ芯片中，缩小了电路体积，餍足了体系小型化的请求。实行证明用高性能ＦＰＧＡ实现多路脉冲跟踪体系是完全可行的。
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