基于DSP和CPLD的低功耗多路数据处理惩罚体系计划
发布日期：2011-04-27
本文先容了一种基于DSP和CPLD的低功耗多路数据征求处理惩罚体系。整个体系由DSP和CPLD动态地设置A/D采样通道，控制6路16位高精度A/D转换器ADS7805的启动和克制。由DSP对采样数据举行读取和处理惩罚。
引 言
随着电子技能的应用和生长，数字信号处理惩罚内容日益巨大，同时，很多环境下请求整个体系具有低功耗的特点。为餍足这种请求，DSP芯片计划技能也在向低功耗、高性能的方向生长。从处理惩罚速率来看，TMS320VC5502的运算本领已经到达了600MMACS，即每秒钟可以完成6亿次乘加运算。从功耗来看，TMS320VC5502内核电压只有1.26V，整个芯片的功耗也大大低落了。本文先容了基于TMS320VC5502和CPLD XC95144的低功耗多路数据处理惩罚体系。
模仿信号的输入颠末50Hz陷波电路(滤除工频滋扰)和信号预选频电路。颠末预处理惩罚的模仿信号作为ADC的模仿输入举行A/D更改，末了由DSP实现对数字信号的滤波处理惩罚。将CPLD和DSP技能相连合，利用CPLD编程的机动性，来控制6路ADC的启动和克制，简化了整个硬件电路的计划，到达动态地选择采样通道的目标。同时将DSP处理惩罚后的数据发送到PC ，在PC上利用MATLAB和VC等东西对处理惩罚后的数据举行后端阐发。本文重要先容基于低功耗TMS320VC5502和CPLD的前端数据征求和处理惩罚体系。
ADS7805简介
ADS7805是一款具有16位量化精度的A/D转换芯片。它的根本构成布局包括16位精度的基于电容网络的逐次逼近型ADC、采样保持电路、时钟、对微处理惩罚器的接口和三态输出。ADS7805的最高采样速率为100kHz，模仿信号输入范畴为-10V~+10V，5V单电源供电，最大耗散功率为100mW。
ADS7805为5V单电源供电，输出的数据位为‘1 i时，电平值为5V，而DSP芯片的I/O电压采取的是3.3V逻辑电平，因此，还必要在ADS7805的数据输出端加上电平转换芯片，计划时选用了74ALVC164245，它可以将5V电平转换为3.3V，也可以将3.3V转换为5V。
硬件接口电路计划
从硬件角度来看，DSP完成滤波运算的内核事变，而整个体系的控制内核是CPLD，DSP对6路A/D采样的操纵是由CPLD孕育产生控制信号，控制着ADS7805的采样触发信号、6个ADC的复用和解复用，以及5V转3.3V电压转换芯片74ALVC164245的选通等。CPLD和DSP的时钟输入采取30MHz有源晶振。CPLD、DSP、ADC和电平转换芯片之间的接口电路如图1所示。
图1 DSP、CPLD与ADC接口电路图
DSP利用片选信号、地点信号、读写使能信号向CPLD发出指令，CPLD根据DSP的指令向6个ADS7805发出控制信号，启动芯片举行采样并控制DSP完成对数据的读取。由于ADS7805输出的数据要通过电平转换芯片，CPLD还必要控制74ALVC164245芯片的选通和转换，便是图1中的OE[1:0]信号。因此，DSP必须向CPLD提供的控制信号包括CE2片选信号、ARE读使能信号和AWE写使能信号，当DSP读取A/D转换数据的时间，选通74ALVC164245举行电平转换，当ADC对模仿信号举行A/D转换时，不使能164245芯片，以免导致多路数据引起的数据总线辩论。由于有6个ADS7805，以是至少必要分派3根地点线信号(一样平常选为最低3位地点线引脚)区分这6个ADS7805，但3根地点线信号实际上可以用来表现8个地点，剩余的2个地点也可以利用起来，比方，对剩余的2个地点中的一个举行读操纵可以视为DSP发出下令，用以启动ADS7805，如许就可以省去DSP和CPLD之间AWE信号的连接了。CPLD必要提提供ADS7805的信号包括片选信号CS[5:0]和数据读取/启动转换信号RC[5:0]，别的，CPLD还要提供电平转换芯片的片选信号，并且必要接入一个时钟信号，用来给CPLD提供时序逻辑的同步时钟信号。
CPLD步伐计划
根据ADS7805的事变原理和DSP读写特性，对CPLD举行编程来实现DSP对6个ADS7805的分时读取操纵以及启动ADS7805的转换。
整个步伐采取Verilog HDL语言计划。为了便于测试，增长了一个FLAG标记信号，当FLAG为低的时间，阐明DSP正在读取ADS7805转换过的数据。当FLAG为高的时间，阐明ADS7805正在举行新一轮的转换。步伐计划的重点在于启动ADS7805的新一轮采样，而ADS7805启动采样必要CS和RC同时为低且保持40ns。当DSP读完6个ADC的数据后就要启动新一轮采样。当对第6个ADS7805的读取操纵完成后，FLAG标记位被拉高并利用计数器举行记时，输入的时钟频率是30MHz。因此必要让RC[5:0]和CS[5:0]输出信号至少保持2个时钟周期的低电平才华告成地启动下一次A/D转换。根据体系的请求，CPLD步伐重要分3个always块。
第一个模块利用DSP的CE2地点空间选择信号、地点线A[4:2]、ARE读信号以及定义的3位计数器cnt[2:0]作为触发信号。当CE2和ARE都为低时，根据DSP的A[4:2]选择6此中的一个举行读取，其他5个都被克制，这时，RC[5:0]应该均为高。要是A[4:2]=000,那么CS[5:0]=111110，开始读第一个ADS7805的数据到DSP。为了防备数据丢失，在读数据的时间，RC[5:0]应该始终保持为高，由于要是CS[5:0]和RC[5:0]信号中同一位均保持为低高出40ns，就会启动一次新的采样，如许会导致没有被读的ADS7805孕育产生一次新的采样而丢失之前转换的数据，对整个体系的结果导致很大的影响。读完第6个ADC以后，在ARE的上升沿将FLAG标记拉高，这时计数器开始记数，根据记数器的数值，当2<cnt[2:0]<6的时间，将RC[5:0]和CS[5:0]同时拉低，如许有3个时钟周期的长度大概有100ns，包管了同时为低的时间不小于40ns，启动新一轮的采样。第二个always模块重要实现对FLAG标记位的果断和设置。当A[4:2]=000时，阐明DSP开始读A/D采样数据，这时FLAG=0。当A[4:2]=101时，阐明６个ADS7805数据已经被读完，必要举行新的采样，这时FALG=1。第三个always模块重要实现计数器的计划。记数时钟频率为30MHz。当FLAG为高且cnt[2:0]<7时，开始记数。当FALG为低时，对计数器举行复位。
DSP开始读A
根据以上计划思路，告成地做到了对6路信号的采样和读取控制，到达了预期的结果。仿真波形如图2所示。
DSP开始读A>
DSP开始读A
图2 CPLD仿真波形图
DSP软件计划
在举行DSP步伐计划之前，先利用MATLAB的FDATOOL东西计划数字滤波器，将滤波器系数以.h文件情势导出MATLAB，在CCS中定义一个数组存放滤波器系数，就可以告成地将滤波器系数导入CCS。
本文重要先容DSP对多路信号读取并处理惩罚的软件计划方案。图3是整个步伐的流程图。起首应该对DSP芯片举行初始化，重要包括对TMS320VC5502的PLL寄存器举行初始化、初始化体系停止向量表、EMIF的初始化和定时器的初始化。DSP通过EMIF接口对外围ADC的转换数据举行读取。整个数据读取和数字滤波事变是在定时器停止步伐中举行的。定时器模块重要用来确定采样周期，即每来一个定时器停止就对信号举行一次采样并完成对信号的及时处理惩罚运算。因此，定时器的停止周期也便是采样周期，同时，也规定了DSP做一次信号处理惩罚运算所耗时间的上限，即必须在相邻两次的时钟停止之间完成一次处理惩罚所必要的运算和操纵。然后初始化EMIF模块，这一部分比较紧张，由于ADC转换好的数据是通过EMIF接口送进DSP芯片的。ADC芯片在本体系中被内存化了，也便是说，从DSP芯片的角度看，读写ADC芯片和读写异步SRAM没有差别，因此，要将ADC芯片也分派到片外存储空间里，本体系采取的要领是将ADC芯片分派到CE2空间0x400000~0x400005连续的6个地点，利用异步16位SRAM的配置方法来配置CE2空间的控制寄存器。当有停止恳求时，DSP就进入频率为40KHz的定时器停止，举行读取和滤波事变。
图3 DSP步伐流程图
体系功耗预计
通过查阅芯片手册可以知道，TMS320VC5502必要的1.26V内核电压供电本领为250mA，3.3V的I/O电压和锁相环I/O电压的供电本领为50mA， DSP芯片的功耗为480mW。ADS7805芯片的功耗典范值为100mW，6个共计600mW。CPLD的3.3V电源斲丧电流的典范值为100mA，即330mW。如许，整个体系功耗大概为1.5W。在利用电池供电的环境下，这个功耗大小也是可以担当的。比方，利用一个12V输出、50Ah的蓄电池，抱负环境下可以对体系供电400小时。纵然思量电压转换进程中的能量斲丧，用上述规格的蓄电池对体系供电40个小时也是可行的。
结语
本文先容了一种基于DSP和CPLD的低功耗多路数据征求体系。 CPLD简化了硬件计划，可以很方便地对体系举行在线编程，具有很高的机动性。本体系已应用于军事等具有低功耗、高性能请求的范畴。
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