用FPGA实现非标码速向标准码速的调解

    本文重要讨论了怎样利用FPGA可编程芯片实现谋略机输出的异步非标码速（如9.6k、19.2k、57.6k、115.2k、460.8k等）到其相近的标准码速（如64k、128k、256k、512k）的调解，实现该数据与通用传输体系的适配，以便能举行长途监控。

    一、概述

    如今，利用谋略机举行异地数据征求正应用到越来越多的场合，怎样高效而低成本地回传数据成为一个值得讨论的题目。由于谋略机输出的数据一样平常都是异步数据，并且码率与通讯的标准码率也不同等，要是要利用现有的电信网络举行传输，就会涉及到码速调解和异同步转换的接口题目，由于码速调解的内型比较多，本文将只讨论怎样将较低的异步非标码速调解到比它高的标准码速上。

    二、方案计划

    在传统的数字电路中，对异步数据的更改处理惩罚一样平常采取通用异步收发器与单片机连合事变的方法。这种方法的好处便是电路结构成熟，软件编程大略，只要掌握肯定的单片机语言即可举行开辟。但它的缺点也是显而易见的，集成度不高，硬件电路布局巨大，当同时处理惩罚多路数据时，软件计划的难度也将加大。如今随着科技的进步，可编程器件的代价已经可以担当，一块一万逻辑门的FPGA芯片百元左右就可以买到，而如许一块芯片足可以集成3~4路独立的码速调解电路，以是采取FPGA芯片编程实现异步数据的处理惩罚将会使外围电路变得非常简便，同时由于数据绝大部分时间都是在芯片内部运行，也有利于其传输稳固性的进步。别的，FPGA芯片大部分都可以重复擦写，只要窜改步伐计划即可实现差别成果的转换，从而加快同范例产品的开辟速率，节省投资。用于开辟可编程器件的软件可以到各器件厂家的网站直接下载。
码速调解方案的详细框图见图一，在其数据吸取端内置了一个雷同异步收发器的布局，采取16倍速高速采样检测异步信号肇始电平的到来。为了便于形貌，这里我们假设要处理惩罚的异步数据为7bit，加上一位肇始位和一位克制位，统共为9bit。

    三、事变流程形貌

    我们计划的思路是仿照通用异步收发器的实行进程，但在吸取数据时并不去失肇始位和克制位，而是将数据按原来的码速全部吸取下来后再以标准的码速发送出去，吸取方的电路布局与发送方基真雷同，只是少了一个空闲时插入“1”码的电路。

    根据异步信号的通讯规矩，没有信号时数据线应表现为高电平，这时利用一个16倍于数据流的高速时钟对数据线举行采样，当检测到信号降落沿后，表现数据的肇始电平有大概已经到来，这时采样器会输出一个reset信号使一个16分频的计数器复位，要是在8个高速脉冲内输入信号又规复到高电平，则阐明刚才是滋扰信号，体系又回到肇始状态；反之要是信号仍维持低电平，则表现数据肇始电平已经到来， 16分频的计数器开始事变，

    经16分频后输出一个与输入数据准同步的数据写入时钟Write_clk，将数据读入并存放在一个9位寄存器中。

    在异步数据的读取进程中，利用一个10位计数器举行计数，在一帧数据读入结束后计数器复位并孕育产生一个标记信号over=‘1’，一方面使16分频计数器克制事变，数据停息读入，直到下一帧数据的肇始电平到来；另一方面将数据转移到发送区，准备数据的发送。

    数据发送由Ready信号控制，也是通过一个10bit的计数器举行发送计数。发送区在上电后将不停发送“1”码，直至检测到第二帧数据的肇始位，这时发送区将发送已经结束完毕的第一帧数据，依次类推。由于码速都是由低向高调解（即慢收快发），故一帧数据发送完毕后，其下一帧数据的读入还没有完成，为了包管数据的连续性和完备性，这时体系将主动插入空码“1” ，这些插入的“1”码在吸取端吸取时会因码速的差别（即快收慢发）而被主动去失。

    当处理惩罚多路数据时，要是大家都采取雷同的clock2，则经更改后输出的多路数据将变成同步数据，可以直接举行同步复接。

    重要信号事变时序如图二示，全部步伐在ALTERA 的MAXPLUSII 10.0BASE环境下编译通过。