基于SOPC的MPEG-4视频播放器
发布日期：2011-05-04
小序
多媒体技能实用化的关键技能之一，便是办理视频、音频数字化以后数据量大，与数字存储媒体、通讯网容量小的抵牾，其办理途径便是压缩。
为了支持低比特率视频传输业务，MPEG(Moving Picture Experts Group)推出了MPEG-4标准。于1999年正式成为国际标准的MPEG4是一个得当于低传输率的视频、音频办理方案，更看重于多媒体体系的交互性和机动性。MPEG-4视频压缩标准提供了一种高度机动、基于“内容”的编码要领，解码端可以“按需解码”，还可以添加东西和信息。这种机动性使得MPEG-4具有高效的编码服从、基于内容的可扩展性以及在易受滋扰环境下的鲁棒性。
MPEG-4的这些特性使得它非常得当于存储容量有限的手持终端配置。但是MPEG-4视频解码中涉及的反量化(Inverse Quantization, IQ)、反分离余弦更改（Inverse Discrete Cosine Transform，IDCT），活动补偿（Motion Composition, MC）等技能均是典范的谋略麋集型更改，对付本身处理惩罚本领有限，功耗受限的手持终端配置而言，视频解码的及时性是一个很大的挑衅。
本体系在Nios II和FPGA构成的SOPC平台上，利用NiosII的用户自定义指令以硬件逻辑方法实现MPEG4解码中的IQ、IDCT、 MC等谋略巨大、高度耗时的成果模块，极大地进步解码速率。从而在以GPL协议颁布的XviD Codec底子上，实现Simple Profile视觉框架下，L1级、QCIF（177×144辨别率）、25 fps的MPEG-4及时解码，并通过DMA方法在LCD上加以表现。
1 体系成果形貌
本体系从成果上可以分为视频文件存取、视频解码器、YUV-RGB更改器和LCD控制模块4个部分。
1.1 视频文件存取
要举行视频文件的播放，起首必要对视频文件举行方便地存储和读取。体系播放的MP4文件由XviD Codec在PC上对4∶2∶0的YUV文件压缩得到。该MP4文件采取177×144辨别率的QCIF格局，25帧/s。在下载模式，可以通过 JTAG接口将MP4文件写入Flash存储器中。在播放模式下，Nios II处理惩罚器将MP4文件从Flash存储器中读出，送入文件缓冲池中等待解码器对其举行读取并解码。
1.2 视频解码器
视频解码器是体系的内核。如图1所示，视频解码器由熵解码器、反量化、反分离余弦更改、活动补偿模块和视频帧缓存5个模块构成。
图1 视频解码器布局框图
解码时，起首对输入码流举行熵解码，然后根据帧的头信息果断帧的范例。对付每个宏块，熵解码后起首颠末IQ，再颠末IDCT更改得到空间域的值。对付参考帧(R-Frame)，由于不必要举行活动补偿，更改后的结果直接输出，同时还要将它存储在视频帧缓存中，留给背面的预测帧（P-Frame）做活动补偿。对付预测帧，先通过熵解码得到活动向量，根据活动向量搜刮到相应的参考帧后，再将IDCT更改后的预测差值与之相加，合成末了的预测帧图像。解码后的预测帧同样是一起输出，一起存放于视频帧缓存当中。
视频解码要是采取纯软件方法实现，运算量太大，难以餍足及时性请求。利用NiosII的自定义指令，将IQ、IDCT和MC这3个重要的谋略麋集型解码单位用硬件逻辑方法实现，以硬件逻辑的巨大性调换解码的及时性。
1.3 YUV-RGB更改器
解码器解码得到的YUV格局图像不得当直接用于LCD表现。要在LCD上表现解码得到的图象必须将YUV格局的图像转换为RGB格局，两者的转换干系如下：
R=1.164(Y-16)+1.569(V-128)
G=1.164(Y-16)+0.813(V-128)+0.391(U-128)
B=1.164(Y-16)+2.018(U-128)
YUV到RGB格局的转换是一个很占用CPU资源的进程。本体系以查表的方法，采取硬件逻辑实现该转换。
1.4 LCD控制模块
标准VGA LCD表现模块（640×480，@60 Hz）是一种逐行扫描配置。这种扫描是次序的，下一个扫描点可以或许预知，从而可以将必要送出的像素信息排成一行，看作一个数据流（Streaming）。借助于NiosII的Avalon流模式外设的计划要领，可以实现一个Avalon流模式的LCD控制器。利用DMA控制器在流模式的LCD控制器和体系SDRAM之间创建一条DMA发送通道，由硬件完成像素信息的读取和送出。NiosII只必要操纵SDRAM中的相应地区就可完成表现图像的更新。
2 体系计划布局
2.1 体系硬件布局
体系硬件布局如图2所示。
图2 体系硬件布局图
为了到达25 fps的及时解码速率， IDCT、IQ、MC和YUV-GB转换这4部分谋略麋集型的成果单位全部以用户自定义指令的方法实现。
2.1.1 反量化
系数的二维数组QF[v][u]被反量化，孕育产生重构的DCT系数。该进程的实质因此量化步长为倍数的乘法运算。
表1 intra_dc与编码精度映射表
内部编码块DC系数的反量化进程差别于其他的AC系数。DC反量化系数由一个常数因子intra_dc与QF[0][0]相乘而得到。intra_dc与编码精度有关,表1表现的即为两者映射干系。
AC系数的反量化要用到两个加权矩阵，分别用于内部子块和非内部子块。用户也可以利用自定义的量化矩阵。
要是用QDCT表现输入已量化的AC系数，用DCT表现反量化后的AC系数，那么AC系数的IQ更改公式如下：
式中,quantiser_scale为0~112之间的两组数值，分别映射差别的比特流控制状态。但是在本体系采取的XviD Codec版本中，比特流控制成果并没有得到实现，以是这里quantiser_scale的取值牢固。
反量化得到的结果通过饱和化，使其限定在[-2048，+2047]之间。
IQ在FPGA上根据图3的框图举行硬件实现。
图3 反量化的硬件实现布局
2.1.2 反分离余弦更改
IDCT是DCT的逆进程，用于恢复DCT系数矩阵。
IDCT进程可由下面的公式形貌：
上式可视为一个2个8元向量的点积:
将8元的输入向量[X0, X1, X2, X3, X4, X5, X6, X7]分成奇元素[X1,X3, X5,X7]和偶元素[X0,X2,X4,X6],8×8矩阵则用2个4×4矩阵来代替，奇元素和偶元素分别与这2个矩阵v和u相乘，天生2个4×4向量p和q，通过加减向量p和q，可得到输出向量x。
算法可以表现成下面的公式:
基于8×8矩阵的IDCT算法，在FPGA上根据图4所示的布局加以硬件实现。
图4 反分离余弦更改的硬件实现布局
2.1.3 活动补偿
活动补偿是一种大量、单调的运算。为了能实现活动补偿，采取了多级、多个运算单位并行流水运算的方法，如图5所示。
图5 活动补偿的硬件实现布局
活动补偿模块的控制很巨大。实际计划时将它分成几个子模块：补偿控制、补偿地点孕育产生、差分数据提供以及补偿运算。这几个子模块直接采取硬件逻辑计划，运行时无需NiosII处理惩罚器干涉。此中补偿控制是完成整个活动补偿的控制，提供输入控制信号、输出控制信号、缓存控制信号、预测数据和差分数据等；补偿地点孕育产生用于天生预测数据在帧缓存中的地点及补偿结果的写地点；差分数据认真吸取IDCT的结果，通过缓存在得死机遇提供补偿利用；补偿运算则完成终极预测数据的谋略。
2.1.4 YUV-RGB转换
根据YUV到RGB色彩空间的转换干系，对每个乘积项都预先做出结果，存放在ROM当中。对每一个YUV分量的输入，由硬件逻辑孕育产生存取地点，并举行加法运算，从而得到映射的结果。着实现布局如图6所示。
图6 YUV-RGB转换实现布局
2.2 体系软件事变流程
本体系的软件事变流程如图7所示。
图7 软件流程图
结语
该体系采取基于Altera FPGA嵌入式软核的SOPC平台实现，具有较低的硬件本钱，IP核的大量利用，精良的体系扩展性的特点。
参考文献
1 彭澄廉.挑衅SOC-基于Nios的SOPC计划与实践.北京:清华大学出版社,2004
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4 Yil Suk Yang, et al. A Serial Input/Output Circuit with 8 bit and 16 bit Selection Modes. ETRI J, 2002, 24(16):462~464
5 Park S M， et al. A SingleChip Video/Audio Codec for Low Bit Rate Application. ETRI J, 2000, 22(1):20~29
6 http://www.altera.com/
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