宽带带数字锁相环的计划及基于FPGA的实现

       小序

       数字锁相环(DPLL)技能在数字通讯、无线电电子学等浩繁范畴得到了极为遍及的应用。与传统的模仿电路实现的PLL相比，DPLL具有精度高、不受温度和电压影响、环路带宽和中间频率编程可调、易于构建高阶锁相环等好处。随着集成电路技能的生长，不但可以或许制成频率较高的单片集成锁相环路，并且可以把整个体系集成到一个芯片上去。在基于FPGA的通讯电路中，可以把全部字锁相环路作为一个成果模块嵌入FPGA中，构成片内锁相环。一样平常同步串行口通讯方法的同步串行口之间的数据传输除了数据线外还必须有专门的同步时钟线，这种连接方法不但必要增长一条线路，同步性能受环境的影响还较大。利用数字锁相环可以从串行位流数据中规复出吸取位同步时钟。如许，串行口之间只用一根数据线就可以吸取同步串行数据，简化了串行口的接口干系。本文先容基于FPGA数字锁相环规复串行数据位同步时钟的计划与实现及进步数字锁相环性能的步伐。

       DPLL布局及事变原理

       全部字锁相环路(DPLL)的根本布局如图1所示。重要由鉴相器DPD、数字环路滤波器DLF、脉冲加减电路(数控振荡器 DCO)和分频器(可控变模N)四部分构成。脉冲加减电路的时钟分别为2Nfc,fc为环路中间频率。DPLL是一种相位反馈控制体系。它根据输入信号fin与本地规复时钟fout之间的相位偏差(超前还是滞后)信号送入数字环路滤波器DLF 中对相位偏差信号举行腻滑滤波，并天生控制DCO 举措的控制信号DCS，DCO 根据控制信号给出的指令，调理内部高速振荡器的震荡频率，通过连续不绝的反馈调理，使其输出时钟fout的相位跟踪输入数据fin的相位。

图1 全部字锁相环根本布局

       环路模块详细成果及其电路实现

       数字鉴相器的计划

       常用的鉴相器有两种，异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)。与一样平常DPLL的DPD计划差别，位同步DPLL的DPD必要打扫位流数据输入连续几位码值保持稳固的倒霉影响。本文采取改造型异或门鉴相器，它输出一个别现本地规复时钟超前或滞后于输入信号的相位偏差。要是本地规复时钟超前于输入信号，则超前/滞后脉冲UD输出为高电平，反之UD输出为低电平，如图2所示。

图2 改造型异或门鉴相器的原理图及事变波形图

       可见，在输出信号Fout为超前、滞后和同步于Fin时，PE脉冲的前沿间隔Fin的上升沿相位是不等的。

       数字环路滤波器的计划

       数字环路滤波器(DLF)作用是消除鉴相器输出的相位差信号PE中的高频因素，包管环路的性能稳固，实际上可用一变模可逆计数器(设模数为K)来实现。K变模可逆计数器根据相差信号PE来举行加减运算。当PE为高电平常，计数器举行加运算，要是相加的结果到达默认的模值，则输出一个进制脉冲信号DP给脉冲加减电路；当PE为低电平常，计数器举行减运算，要是结果为零，则输出一个借位脉冲信号DP给脉冲加减电路。当Fout同步于Fin或只有随机滋扰脉冲时，计数器加减的数量基原形称，计数结果在初始值处上下倘佯，不会孕育产生进制和借位脉冲，滤除因随机噪声引起的相位抖动。计数器根据输出结果天生控制DCO 举措的控制指令。

       K变模可逆计数器模值K对DPLL的性能指标有着很大的影响。计数器模值K的取值可根据输入信号的相位抖动而定，加大模值K，有利于进步DPLL 的抗噪本领，但是会导致较大的捕获时间和较窄的捕获带宽。减小模值K 可以收缩捕获时间，扩展捕获带宽，但是低落了DPLL 的抗噪本领。本计划中选择K=4。在初始时候，计数器被置初值为K/2=2，如许可以DPLL捕获速率很快。

       数控振荡器的计划

       数控振荡器( DCO)在数字锁相环路中所处的职位地方相称于模仿锁相环路中的电压控制振荡器。在本数字锁相环计划中利用数控振荡器是可变模式分频器。它的输出是调解可变分频器的模值N。该值的大小会随着每个Fin周期内(Fin=1时)鉴相输出PE举行调解。当UD为高电平常，将可变分频模值N增大，以调解分频输出使之相位滞后；当UD输出为低电平常，将可变分频模值N减小，已调解分频输出使之输出相位提前。要是数字环路滤波器既没有控制脉冲信号DP输出，那么，分频模值N将保持稳固，经除N分频后的输出本地规复信号相位和输入信号相位处于同步状态。

       本地高速时钟信号CLK由片外高速振荡器提供。时钟信号周期大小决定了DPLL 在锁定状态下相位跟踪的精度，同时，它还影响DPLL 的捕获时间和捕获带宽。为进步相位跟踪的精度以低落数据吸取的误码率，时钟信号CLK的取值应只管即便高。本计划中取高速时钟信号CLK的振荡频率为64MHz。数控振荡器可由一个可逆计数器实现。

       N分频器的计划

       N分频器则是一个大略的除N计数器。N分频器对脉冲加减电路的输出脉冲再举行N分频，得到整个环路的输出信号Fout。同时，由于Fout=CLK/2N=fc，因此通过变化分频值N可以得到差别的环路中间频率fc。别的，模值N的大小决定了DPLL的鉴相敏锐度为π/N。

       环路实现

       本计划在Altera公司QUARTUSII5.0 开辟软件平台上，利用VHDL语言运用自顶向下的体系计划要领， 在Altera最新CPLD芯片MAXII240上计划全部字锁相环。将锁相环路计划完毕后，并通过QUARTUSII5.0集成环境举行仿真、综合、验证，DPLL计划结果如图3。

图3 改造型异或门鉴相器DPLL原理图

       此中，可逆计数器counter2为环路滤波器DLF，默认初值为12，加法进制模值为4，减法进制模值为12。可逆计数器lmp_counter2为数控振荡器，其预置值为time[3..0]，其输出即为锁相环路分频器的模值N，输出值大小随着控制脉冲信号DP的数量有关。在本计划中，fclk=64MHz，fin=2Mb/s，则time[3..0]=0100b=8。加法计数器lmp_counter2为模值N受控的锁相环路分频器。值得细致的是锁相环路分频器lmp_counter2的进制输出Cout不可直接作为分频输出，由于在仿真进程中发明随着fclk频率的升高，Cout容易孕育产生冒险毛刺，影响锁相环的稳固性。因别的加一4输入或非门作为分频器输出讯断。

       在图4仿真结果中，fclk=64MHz，fin=2Mb/s。 仿真输入信号Fin为一恣意的二进制码流信号。可见，对付多位连1或连0的码流信号，该锁相环的输出Fout都能正确规复出同步所需的时钟。在第二个输入码位到来时本地规复时钟Fout就已经进入同步状态，捕获速率很快。相位锁定偏差最大为π/2N=π/16。

图4 改造型异或门鉴相器DPLL仿真结果

       捕获带宽的扩展

       上述计划的数字锁相环固然可以快速锁定，锁相精度也较高，但其捕获范畴较窄。该数字锁相环的最大相移调解本领为±π，一旦输入信号Fin的相位抖动高出这个范畴或Fin的频率产生变化，锁相环无法主动完成捕获锁定。因此，对该计划需举行扩展计划，以实现宽带带捕获成果。

       为实现宽带带捕获，设置一专门电路，测定输入信号Fin每个比特的周期(或频率)，并鉴定是否产生变革，若测得比特周期产生变革，就会去控制调解DCO的输出振荡频率，使其快速跟踪Fin的频率，再共同前述数字锁相环的相位跟踪，就可完成宽范畴频率锁定。电路原理如图5。

宽带带DPLL频率捕获电路原理图

       将图5电路和图3上面的一个电路归并，即为完备的宽带带DPLL电路。测得输入信号Fin的周期信号time[3..0]被送往图3锁相环路分频器lmp_counter2，去控制DCO的输出振荡频率。该宽带带DPLL电路的捕获范畴最高频率fcmax=fclk/4，最低频率fcmax=fclk/4M，M为N分频器的最大取值。本计划中，fclk =64MHz，M=16。以是锁相环的频率捕获范畴理论值为16MHz-1MHz。映射于输入码流的速率为32MHz-2MHz。当Fin=16MHz和Fin=1.6MHz时的仿真结果如图6(1)(2)。

图6-1 Fin=16MHz时的仿真波形

图6-2 Fin=1.6MHz时的仿真波形

       根据仿真结果，可实现稳固锁相的最低频率为1.2MHz，略高于理论值1MHz；可实现的最高锁相频率为16MHz。捕获时间1个Fin周期。

       结语

       在一样平常的数字锁相环计划中，“捕获时间”和“捕获带宽”这两项关键的性能指标是相互抵牾的，此中任意一项指标的进步都市捐躯另一项指标为价格。本文所先容的宽带带范畴数字锁相环采取较为大略的完成实现了捕获时间小而捕获带宽又相称宽的全部字锁相环，办理了“捕获时间”和“捕获带宽”指标相互抵牾的题目。此中“捕获带宽”指标可以通过进步事变时钟fclk的频率以及锁相环中的计数器的计数容量来进一步扩展。由于该数字锁相环可直接用于同步串行通讯中二进制码流的同步时钟的规复，可主动跟踪吸取码流速率的更改，同时该计划是基于FPGA的模块化计划，便于其他数字体系计划的移植和集成，在其他数字应用体系分外是在基于FPGA的通讯电路中有着紧张的意义。

       参考文献：
       1. Kurt Aronow, Bela Geczy,FPGA-Based DPLL Approach Delivers Wide-Lock ange, 2005. 11, http://www.commsdesign.com/showArticle.jhtml?articleID=57300545
       2. 胡华春, 石玉. 数字锁相环原理与应用[M]. 上海科学技能出版社, 1990. 
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       4. 潘松.黄继业. EDA技能与VHDL. 清华大学出版社, 2005.7 
       5. 单长虹,孟宪元, 基于FPGA的全部字锁相环路的计划.电子技能应用，2001.9.