在采取FPGA计划DSP体系中仿真的紧张性

　　仿真是全部体系告成开辟的底子。通过在差别条件、参数值和输入环境下对体系举行高级举动仿真，工程师可以敏捷找到、疏散并改正体系的计划题目。由于在这一阶段，比较容易区分计划题目和编程题目。通过在体系级事变，计划职员可以确定这一阶段的题目是来自计划缺陷，而不是编程题目。别的，在信号处理惩罚体系计划中利用基于模型的要领大大收缩了“错误诊断耽误”时间——从计划中出现错误到发明错误并疏散错误的时间。

　　在电信范畴，不停采取现场可编程门阵列(FPGA)做为预/后处理惩罚器大概协处理惩罚器。语音电信应用中的数字信号处理惩罚(DSP)请求输入数据为正常语音速率，具有严格的时序束缚，请求能在连续的输入数据采样间完成谋略。采取DSP处理惩罚器之后，在整个谋略中可以实行数万条指令。但是，无线通讯中，一个DSP处理惩罚器无法及时实现中频(IF)和基带调制解调器中的高速算法。利用某些DSP处理惩罚器的多个处理惩罚单位可以降服指令带脱期制。然而，创建专用的流水线代码以真正发挥这种并行(同时实行)的上风必要手工优化汇编语言例程。

　　对这类代码举行维护、重用和实现会孕育产生很多题目，本钱比较高。并且，实际的并行本领也相对较弱。用于实现高带宽谋略的比较好的更换方案是采取FPGA做为预/后处理惩罚器大概协处理惩罚器，将重复算法和算法中对速率请求严格的部分集成到FPGA中。采取FPGA和主动计划软件后，工程师可以或许采取单纯用DSP不大概实现的方法来优化体系性能。

　　图1表现了FPGA的速率上风。由于是并行算法，因此，谋略吞吐量和时钟周期数之比非常高。如今单个FPGA可以或许实现几百个千兆MAC区。为了发挥这种性能潜力，可以利用Altera DSP Builder模块组构成的Simulink布局图来创建一个体系。DSP Builder的长处在于可通过采取标准信号处理惩罚模块，在PLD中创建一个高速信号处理惩罚体系，而不必通过HDL编程。

　　计划职员可以利用DSP Builder中的模块，为Simulink中的以采样时间建模的体系天生硬件实现。详细东西包括比特和周期精度级的Simulink模块，包括算法和存储成果等根本操纵。Altera DSP IP库支持的巨大成果和子体系，也可以采取提供的DSP Builder模块组来集成。

　　FPGA中的DSP体系计划必要高级算法和后端HDL开辟东西，将主动天生的HDL综合到硬件中。采取这两种集成东西，计划职员不必要成为VHDL大概Verilog步伐员。这些步伐包是主动体系天生东西，在此中对硬件体系组件举行定义、互联、仿真和验证，不必要举行基层的HDL的编程。采取真正的“指向然后点击”计划要领，完全在PC中将体系布局天生一个完备的体系，对其举行仿真和验证，并下载到FPGA中。

　　　　　　　　　　　　　　　　　　　图1.一个算法的串行和并行实现比拟

　　DSP Builder利用 MathWorks公司的MATLAB东西和Simulink环境来天生信号处理惩罚体系。这一东西连合了MATLAB/Simulink的算法开辟、仿真、验证成果以及FPGA计划软件的硬件综合和仿真成果。DSP Builder集成到Simulink中，体系、算法和硬件计划职员利用这一东西可以共享利用“拖放”布局的开辟平台。从大菜单选项中选择DSP Builder模块组的组件，将其安排到Simulink事变空间中，用鼠标点击把它们连接起来。通过下拉菜单来控制指定组件的参数。

　　　　　　　　　　　　　　　图2. 一个相互关的DSP Builder布局图

　　在做出决定利用FPGA处理惩罚来实现项目时，重要计划任务是将计划分别为多个任务，在协处理惩罚器、DSP处理惩罚器大概其他体系微处理惩罚器(主处理惩罚器)中实现。在某些环境下，利用软核处理惩罚器后，可以或许在一个FPGA中实现整个体系，从而可以从硬件计划中省去主处理惩罚器。举行任务分别时，办理题目最大略、最直接的要领是将题目分成两个独立但又相干的部分：谋略算法本身和算法的硬件控制。

　　对计划举行分别时，计划职员一样平常会发明，算法中有的部分很显然应该放到FPGA中，而有的则取决于很多体系题目，比方控制代码的内容等。举行这种果断的一个好要领是开辟代码的高级语言(比方C/C++或MATLAB)模型。

　　与巨大体系的计划果断一样，将全部大概部分算法移植到FPGA协处理惩罚器中取决于很多因素，必要对计划中硬件和软件组件的性能需求、容量、巨大度和机动性举行阐发。比方，对付如今能在低本钱DSP处理惩罚器中以充足速率运行的一个大略算法，将其移植到PLD中运行就不肯定符合，除非计划目标是进一步进步硬件集成度，缩小PCB面积。然而，要是您的体系性能很高，已经把DSP处理惩罚器的性能发挥到极限，但仍旧请求体系具有更新的机动度，那么FPGA协处理惩罚器将是唯一的可行方案。

　　　　　　　　　　　　　　　图3. DSP Builder计划流程

　　Altera计划软件(Quartus II 软件、DSP Builder和用于集成控制面组件的SOPC Builder体系集成东西)是体系开辟方面的紧张进步。与高端DSP处理惩罚器相比，利用FPGA作为协处理惩罚器可以或许大大进步事变速率。与以往任意时间相比，多种主动东西的利用可以或许更敏捷方便地实现基于FPGA的DSP体系开辟。