基于FPGA的尺寸主动检测研究

         随着主动化制造体系在各行各业的遍及应用，有效控制加工质量，防备废品孕育产生，进步加工生产率和检测精度被越来越多的企业所存眷。工件尺寸精度是直接反应产品格量的紧张指标。如今，在有些方面固然已实现了主动化，但仍有一些尺寸检测或查验还处在人工阶段。人工检测所需劳动量大，易孕育产生误判，且检测服从不高，不方便举行质量的统计阐发。随着工件的批量化生产，这种检测要领显然是不同适的。

         针对这些环境，本文提出了一种基于FPGA的视频检测新要领。本体系采取FPGA和VHDL语言实现。这种要领大略易行，淘汰了元器件利用数量，不但进步了丈量精度和可靠性，并且避开了利用呆板视觉技能的代价停滞。其操纵的机动性和直观的在屏表现结果在很大程度上方便了工件质量检测和办理。

         1 体系构成及基源头根本理

         体系的构成框图如图1所示，颠末对待检工件定位、调理CCD摄像机等操纵后，使待检工件成像清楚且位于监督器中间。调理到位后，FPGA模块将利用视频信号同步疏散后得到的行、场同步信号和奇偶场信号孕育产生视频横、竖线的天生控制信号，通过该控制信号控制叠加电路将视频线叠加到监督器表现(其上下、左右位置，长度及亮度均可通过键盘举行调理)。

         同时，利用视频线天生控制信号去控制视频二值化信号以得到待检部位尺寸信息。当视频线位置调理到恰好使其跨跃工件的待检部位时(不要使视频线过长而伸到工件图像的另一边界外)，FPGA模块将输出代表待检部位尺寸信息的脉宽信号。键盘启动榆测，单片机将对此脉宽信号举行计数征求，并对计数值举行阐发处理惩罚，得出检测结果和合格性阐发结果，然后创建单片机与专用字符叠加芯片之间的通讯，把这些结果全部表如今屏幕上。差别的检测结果伴有差别的闪烁提示，以提示操纵职员举行精确的操纵。

         2 FPGA中各模块成果原理

         FPGA模块重要成果包括以下几个方面：视频横、竖线的实现及其控制模块，纵、横向尺寸信息处理惩罚模块，待检尺寸范例处理惩罚模块，键盘扫描模块以及键值处理惩罚模块。其详细框图如图2所示，粗虚线内表现FPGA要实现的成果，外界的都是输入或输出信号。

         2.1 视频竖、横线的天生原理

         本体系中用于对准工件尺寸信息的视频横、竖线是基于视频分划技能[1]天生的。视频分划的大略形貌如下：当电子束在屏幕上从左到右扫描时，在某一行的电视信号上加一白色或玄色电平脉冲，则在屏幕的相应位置上会出现一个白点或斑点。同样，要是在整幅视频图像上按肯定规律加上相应的白色或玄色电平脉冲，则会在屏幕上表现出相应的多少图形来。

         依照视频分划原理，要是从视频信号的某一个行同步头开始到另一个行同步头结束，对这之间各行的行同步头延时雷同时候后，控制叠加电路在相应行的图像信号上叠加雷同宽度的白色或玄色电平脉冲，则在屏幕大将孕育产生一条亮或暗的竖线。实现要领如下：对输入的视频信号举行同步疏散，疏散出行同步信号(H)和场同步信号(V)。

         通过对V和H分别举行两级延时后相与就可以捕获到连续几行中的颠末延时后的行同步头，即得到视频竖线天生控制信号。此中，场信号第一级延时用来调理竖线在屏幕上的上下位置(延时越长，竖线越向下移)，场信号第二级延时用来调解竖线在屏幕上的黑白(延时越长，捕获行同频头越多)。行同步信号第一级延时(延时短，小于行同频信号周期)用来调解竖线在屏幕上的左右位置；第二级行延时(延时越长，竖线越粗)则用来实现竖线的粗细调解。要是用视频竖线天生控制信号去控制叠加电路，就可以实如今视频图像上叠加一条竖线。

         视频横线的天生原理与视频竖线差未几，可以把它当作是一条很短又很宽的竖线，它只是对一场图像中的某一个行同步信号举行两级延时。实现要领如下：对输入的视频信号同步疏散得到H、V以及奇偶场信号。为了包管横线的稳固性，本方案利用奇偶场信号来代替

         利用奇偶场信号的上升沿(或降落沿)触发来举行两级延时，此中，第一级延时用来涮节横线在屏幕上的上下位置。为包管一场获取一个行同步信号，第二级延时时间的长度应该便是行同步信号周期(64μs)。用第二级延时后的信号与H信号相与便可获取一个行同步信号。对这个行同步信号再举行两级延时，第一级延时调解横线在屏幕上的左右位置；第二级行延时实现横线的黑白调解。至此，便得到了视频横线的天生控制信号。要是用它去控制叠加电路就可以实如今视频图像上叠加一条横线。

         以上各级延时操纵在详细计划时，都计划成按键可调的，如许可以方便地调理各视频线的位置和黑白。

         2.2 尺寸信息处理惩罚

         与工件待检尺寸信息接洽最精密的是其边界点的信息，因此，对工件图像信息中的边界点的征求成为关键。通常采取将视频信号二值化[2]的要领。为克制CCD四周光照环境引起的滋扰，本体系采取了浮动阈值的二值化技能对视频信号举行预处理惩罚。

         征求工件纵向尺寸信息的实现要领是使视频竖线恰好跨跃待检尺寸的两端，以视频竖线天生控制信号作为敏感信号，以经二值化处理惩罚后的视频信号为输入信号，敏感信号上升沿变革启动进程输出一个信号便是此时输入的二值化信号，云云一场图像扫描下来，就可将纵向间隙尺寸信号转换成一个门信号。要是检测的是纵向实体尺寸，则在经上述处理惩罚后得到的只是如图3所示的信号A。

         为将其转化为脉宽信号，还需进一步处理惩罚，要领如下：以该信号为敏感信号，用两个进程分别以它的上升沿和降落沿举行翻转，如图3中信号B、C所示，再将二者相与即可得到代表尺寸信息的脉宽信号D。为区别检测的是间隙还是实体尺寸，在外设有键盘举行切换。利用单片机对输出的脉宽信号举行计数、处理惩罚，便得到检测结果。

         征求工件横向尺寸信息的实现要领是使视频横线恰好跨跃待检测尺寸的两端，以横线天生控制信号为敏感信号，以二值化处理惩罚后的视频信号为输入信号。当敏感信号为“1”时，进程输出信号随二值化信号变革；当敏感信号为“0”时，进程将输出低电平。如许得到的信号波形和纵向尺寸环境一样。若检测的是间隙尺寸，将输出一个脉宽信号，若检测的是实体尺寸，输出的也是如图3所示信号A，用同样的要领处理惩罚可得检测结果。

         2.3 时钟分频和键盘扫描

         时钟分频的成果是将体系提供的主时钟举行分频以提供其他模块所需。本体系重要为视频线的孕育产生和移动所需的延时举行了时钟分频，同时为单片机的计数频率也举行了时钟分频。在FPGA中，时钟分频一样平常是通过VHDL语言的进程语句由计数器实现的[3]。

         键盘扫描重要是为外部键盘提供接口，本体系中按键包括对视频线的位置、长度、范例、亮度以及待检尺寸范例等参数举行调解和选择，还为所叠加字符的相干参数举行设置和调解，因此可以用VHDL计划一个4×4的动态扫描键盘[3]来举行各参数的控制。

         2.4 叠加电路

         本体系中叠加电路有两部分，一是视频横、竖线与图像的叠加，着实现要领是用动态视频线的天生控制信号来控制叠加电路，当控制信号为“1”时，叠加电路输出为一个可调灰度电平(在外设有控制旋纽来调理该电平)代替在相应行相应位置的图像信号；当控制信号为“O”时，叠加电路输出为图像信号，由此实如今图像信号上叠加视频线。

         二是字符与视频图像的叠加，它是通过专用字符叠加芯片μPD6450[4-5]来实现的。μPD6450是一种可编程的字符叠加芯片，表现的字符格局为12×18点阵，内部设有128字的牢固字库，提供多种表现方法，如闪烁、背景选择等。

         3 软件计划

         体系软件部分由计数单位、数据处理惩罚、合格阐发、毛病处理惩罚、表现处理惩罚等单位构成。主步伐流程图如图4所示。

         为进步丈量结果的正确性，在计数单位部分中对工件尺寸信息举行20场计数处理惩罚，对所计数值举行乘当量、取均匀值等数据处理惩罚操纵，得到检测结果。再对检测结果与标准值举行比较，进而得出合格性阐发结果。同时，在毛病处理惩罚部分还对不同格的结果举行了毛病鉴定，终极阐发出该结果相对付标准值是偏高还是偏低，并且偏高或是偏低标准值的详细数据也管帐算出。在表现处理惩罚部分将把这些阐发处理惩罚所得的全部结果都直观地表如今监督器上。

         4 体系精度阐发

         为餍足检测精度的请求，对体系的脉冲当量必须举行计划，其要领是用本体系对一个丈量精度高的量具(如千分尺)举行原始数据征求，若标准尺寸(L)所得计数值为n，则可得脉冲当量为S=L/n。

         将丈量公式f=s?N(此中，s表现脉冲当量，N表现计数值)代入脉冲当量谋略式有．f=(L.N)／n，则检测精度表达式为：

         由上式可以看出影响丈量精度的因素有标准器的精度(δL)和计数精度(δn、δN)。选用精度高(δ小)的标准器一样平常对体系精度影响不大，δn和δN受计数频率和定位精度影响。

         思量到计数频率的稳固性，其频率不宜选得过高(过高会影响计数偏差，起不到明显结果)，也不克不及选得过低(过低时脉冲当量太大，如有一个或半个计数值的偏差会对体系导致较大影响)。一样平常根据实际需求调解CCD的放大率和计数分频时钟，使脉冲当量值高于所需精度值。其次，要是改造体系的定位精度将进一步进步检测精度。

         通过大量实行表明，该要领在1～8mm的尺寸范畴内能得到较好的检测结果，检测精度都优于0.01mm，并且重复丈量精度高，检测速率快。若为适应其他精度请求，只需调解CCD的放大率和FPGA模块中的计数分频时钟部分的VHDL步伐即可。因此，这种要领分外得当于生产线上纵、横向尺寸的主动化检测。

         5 应用

         利用上述原理应用于电能表磁推高度主动检测，获取了比较得意的结果。电能表磁推高度的标准尺寸为1.2+0.1mm，公差带宽度为0.2mm，则检测精度为±0.02mm，大量实测表明本要领丈量精度高于0.02mm，打扫上料的时间，检测速率优于1个／秒，在检测速率和检测精度上都优于传统的人工查验要领。种种检测结果的在屏表现环境如图5所示。

         图5(a)表现待检电能表磁推高度合格，屏幕大将表现电能表磁推高度标准值和所检测的结果，同时表现该电能表的合格性结果，图中第三行的“PASS”字样会闪烁以提示操纵职员举行分选操纵。

         图5(b)或(c)表现待检电能表磁推高度不同格，相对付标准值偏低(或偏高)，屏幕上除了表现电能表磁推高度标准值和所检测的结果之外，还表现毛病结果，并且表现偏低(或偏高)标准值下限(或上限)多少。同时屏幕中的“LOW”(或“HIGN”)和“FAlL”字样也会表现，以提示操纵职员精确操纵。

         本文基于FPGA研究了尺寸主动检测原理，并将该原理应用于电能表磁推高度的主动检测，获取了很好的结果，表明该技能应用于实践可以或许大幅度地进步检测速率和检测服从。本体系支持ISP技能，方便成果拓展而不消添加新的外围电路，并且易操纵，表现结果直观、机动，在实际中可淘汰人为因素导致的误判，减轻了劳动强度。