基于DSP+FPGA布局的小波图像处理惩罚体系计划

　　先容了一种基于DSP+FPGA布局的小波图像处理惩罚体系计划方案，以高性能数字信号处理惩罚器ADSP—BF535作为内核，连合现场可编程门阵列FPGA，实现了及时数字图像处理惩罚。
   

　　 小波阐发是比年敏捷生长起来的新兴学科，与Fourier阐发和Gabor更改相比，小波更改是时间(空间)频率的局部化阐发，它通过伸缩平移运算对信号渐渐举行多标准细化，终极到达高频处时间细分和低频处频率细分，能主动适合时频信号阐发的请求，从而可聚焦到信号的恣意细节．办理了Fourier阐发不克不及办理的很多题目。

　　 如今很多小波算法的软件实现已经很成熟了，但是很难到达及时性的结果。而在硬件方面，随着数字信号处理惩罚器(DSP)和现场可编程门阵列器件(FPGA)的生长，采取DSP+FPGA的数字硬件体系表现出其良好性，可以把二者的好处连合在一起，分身速率和机动性，因此DSP+FPGA布局正愈来愈得到人们的器重，应用的范畴也越来越遍及。

　　 DSP+FPGA体系最大的好处是布局机动，有较强的通用性，得当于模块化计划，从而可以或许进步算法服从；同时其开辟周期较短，体系容易维护和扩展，得当及时信号处理惩罚。以是本文先容的体系计划便是基于DSP+FPGA布局的小波图像处理惩罚体系。

　　 1 图像处理惩罚体系的构成

　　 1．1 体系团体硬件构架
   

　　 DSP+FPGA体系的内核由DSP芯片和现场可编程门阵列FPGA以及外围的帮助电路，如存储器、先辈先出(FIFO)器件及Flash ROM等构成。外围电路帮助内核电路举行事变。DSIP和FPGA各自带有RAM，用于存放处理惩罚进程所必要的数据及中间结果。

　　 Flash ROM中存储DSP实行步伐和FPGA的配置数据。FIFO器件则用于实现信号处理惩罚中常用的一些操纵，如延时线、次序存储等。体系方案思量了体系处理惩罚的及时性、硬件体系的范围及体系调试的难度等因素，其团体框架如图l所示。

　　 1．2 处理惩罚器简介
   

　　 ADSP-BF535(简称BF535)是美国AD公司和Intel公司于2001年底连合推出的一款定点DSP，属于Blackfin系列产品。BF535具有RISC指令布局，运作高效，性能优秀，主频最高事变在350MHz。有两个40位的乘加器和两个32位的算术逻辑单位，四个8位的视频处理惩罚单位，十六个地点寻址单位。

　　 DSP内部集成了308KB的RAM，并有丰富的外部接口，如SDRAM、PCI、USB、SPI、同步和异步串口等。芯片内部计划了“看门狗”和多种定时器，可充分餍足软件工程的稳固性计划请求。并且BF535可动态地控制电压输入，调解运行频率．淘汰芯片功耗，非常得当于移动产品的计划。

　　 1．3 外部存储器的计划
   

　　 Blackfin DSP的布局体系将存储器布局成同一的4GB地点空间，用32位地点寻址。包括内部存储器、外部存储器、PCI地点空间和I／O控制寄存器在内的全部资源，在这个同一的地点空间中独自占据各自的一段。

    　外部存储器通过外部接口总线举行读取。该接口提供一个无缝连接，最多可接4个SDRAM和4个异步存储装置(Flash、EPROM、ROM、SRAMq及存储映射I／O装置。

   　 存储器的计划起重要思量存储器的速率、范例、容量是否能餍足运算请求以及性价比怎样。本体系中扩展了外部存储器，用到了SDRAM(用来在算法运算进程中对图像数据的缓存)。与PCI33兼容的SDRAM控制器最多可以设置为四个地点空间相连的SDRAM存储块，每个存储块的大小可为16～128MB，以是最高可访问512MB的RAM。每个存储块都可以独立配置，并且与相近块连续而不必思量存储块的大小和位置。

　　 这使得内核可以把全部SDRAM都看作有单一、连续的物理地点空间。本体系中ADSP-BF535与SDRAM的接口如图2所示。

　　 异步存储器接口选用了双端口RAM作为图像数据从FPCA到DSP之间的传输，通过对DMA控制寄存器的设置，图像数据以DMA方法向DSP传输。选用F1ash作为步伐存储器。BF535与Flash的接口如图3所示，体系上电后步伐从Hash以DMA方法自举到内部步伐RAM中，应用步伐在内部步伐RAM全速运行。

　　 1．4 模/数转换部分
   

　　  高速A／D更改对征求到的信号数字化后，将模仿图像信号转换为数字图像信号，存入图像存储器中。A／D更改器采取AD9042，其最高采样频率可达40MHz。精度为12位，输入信号范畴为±2V。

　　 1．5 通讯接口部分
  

　　   BF535的UART是与PC机的标准异步串口兼容的全双工外设，它有两个相互独立的uART，UART在串行和并行格局之问转换数据，通讯接口部分由一个RS422和一个RS232串口构成。中间控制器通过串口发送控告指令，及时数字图像处理惩罚体系对目标处理惩罚数据举行修正和范例化处理惩罚，并迭出符台规定格局的处理惩罚数据。

　　 1．6 FPGA在体系中的利用
   

　　 体系采取Xilinx公司的SpartanⅡ系列的FPGA芯片，并且用FPGA实现FIFO及扩展串口的成果。时序控制由现场可编程门阵列FPGA实现，着实现的重要成果有：(1)孕育产生DSP访问的地点译码与控制。(2)孕育产生DMA端口访问DSP所需的控制信号。(3)孕育产生OSP的复位信号。(4)孕育产生A/D转换器的转换控制时序，包括SCLK(串行时钟)和CONV(转换控制)。(5)孕育产生串口的吸取帧同步信号。

    　体系利用FPCA可以淘汰外围芯片的数量，并且可以比较方便地修改计划方案，为以后体系的扩展提供了空间。

　　 2 二维小波阐发在图像处理惩罚中的应用
   

　　 数字图像处理惩罚的目标便是对数字化后的图像举行某些运算或处理惩罚，以进步图像的质量或到达人们所请求的预期结果。小波更改用于图像处理惩罚是小波更改应用比较多的范畴之一。由于图像是二维信号，因此，应用的小波阐发东西是二维小波更改。小波更改在图像处理惩罚上的应用重要是将空间或时间域上的信号(数据)更改到小波域上，成为多层次的小波系数。然后根据小波基的特性，阐发小波系数特点，针对差别需求，连合老例的图像处理惩罚要领或更符台小波特点的要领来处理惩罚小波系数，再对处理惩罚后的小波系数举行逆更改，得到所需的目标图像。

　　 2．1 二雏分离小谊更改的一样平常情势
    二维分离小波更改的一样平常情势可以表达为：

    　2．2 二维图像的小波分析与重构
   

　　 从一幅N×N的图像开始，N是2的幂。若j=O，标准2=2°=1，即为原始图像的标准，j的值每次增多数使标准更加，而使辨别率减半。图像可以依据二维小波按如下方法扩展：在更改的每一层次上，图像都被分析为四个1/4太小的图像．这四个图像中的每一个都是由原图与一个小渡基图像的内积后，再颠末在x1、x2方向都举行了两倍的隔断抽样后而天生的。

   　 图4为分析的实际谋略框图，图中cA为低频系数，cD(h)、cD(v)、cD(d)为高频系数，LD为低通分析滤波器，HD为高通分析滤波器，向下的箭头表现隔行或隔列抽样，保存偶数行或列，行列以O开始。

　　 重构的进程是分析的逆进程，与分析的进程雷同。图5为DWT图像重构的实际谋略框图，此中向上的箭头表现示插样或行插样，即在奇数列或奇数行插入O值。

　　 2．3 小波算法在BF535上的实现
   

　　 图像处理惩罚的小波算法在BP535上实现。AD公司提供了一套完备的ADSP—BF535软硬件开辟东西，包括仿真器、评估板和Visual DSP++开辟环境。小波算法在BF535上实现的重要步调如下：
   　 (1)用C语言编程实现算法。
 　   (2)利用Visual DSP++的C/C++编译器，将C源步伐编译成目标文件。
   　 (3)根据孕育产生的目标文件，阐发结果及源步伐布局，并优化源代码。
    　(4)应用ADSF-_BF535评估板举行运算时间评估。
    　(5)重复上述步调，直至到达体系及时性的请求为止，然后下载到目标板。

   　 在实行中，甩小波算法对256×256像素的图像举行边沿特性提取、加强、融合、锐化、腻滑等处理惩罚，算法阐发结果如表l所示。可得出结论，利用BF535可以实现小波图像算法，并且其速率餍足及时性的请求。

　　2．4 小波更改在数字图像处理惩罚中的应用
   

　　小渡更改在图像处理惩罚中的应用重要有图像压缩、图像的去噪、图像的加强、图像支解、图像特性形貌和图像重修等。

    　本文先容了应用数字信号处理惩罚器ADSP—BF535和现场可编程门阵列FPGA，计划了小波图像处理惩罚体系，并用ADSFl_BF535实现了小波算法。阐发DSP片上资源和运行时间的结果表明，其速率可餍足及时性的请求，可以在本体系中利用小波算法来处理惩罚及时图像信号，为硬件体系的计划提供了包管。小波阐发由于具有精良的时频局部化性能，已经在信号阐发、图像处理惩罚、语音合成、妨碍诊断、地质勘察等范畴获取一系列紧张应用。

　　并且种种快速有效的算法也促进了小波阐发在实际体系中的应用。由于DSP速率越来越快，本钱越来越低，FPGA的容量越来越大，使得DSP+FPGA构成的体系成为办理体系计划的紧张选择方案之一，应用范畴非常遍及。