基于DSP＋FPGA的便携数字存储示波表计划

　　随着大范围集成电路技能、信号阐发与处理惩罚技能及嵌入衰落处理惩罚器软硬件技能的敏捷生长，当代电子丈量技能与仪器范畴也在不绝探究新的仪器结会商新的测试理论及要领。集数字存储示波器、数字万用表、频率计三者成果于一体的便携式数字存储示波表正代表了当代电子丈量仪器生长的一种新趋势。便携式数字存储示波表具有体积小、重量轻、本钱低、不需交换供电、可靠性高、利用简便等一系列特性，非常得当于利用在有电源、空间、运输等条件限定的环境下。

　　1. 小序

　　便携式数字存储示波表集A/D技能、ASIC技能、DSP技能、LCD表现技能于一体，具有极高的技能含量、很强的实用性和巨大的市场潜力。如今外洋已有较成熟的产品，而海内涵该范畴的研究尚属起步阶段。本文所述方案采取嵌入式计划技能，告成地实现了对被测信号的及时处理惩罚与阐发。

　　2. 便携式数字存储示波表的硬件计划头脑

　　2．1 硬件体系布局计划

　　便携式数字存储示波表硬件上重要包括模仿通道、数据采样、数据处理惩罚、表现控制等模块。图1所示为一种传统的以微控制器（DSP）为内核的示波表布局计划方案。该方案的缺点是：体系只能将DSP做为内核控制器件，导致DSP任务沉重、接口巨大。

　　为办理上述题目，本文采取了基于DSP＋FPGA布局的嵌入式计划方案，如图2所示。此中FPGA重要集成了以下部件：

　　（1） 2K字节的FIFO及FIFO控制器：FIFO用来缓存高速ADC征求的信号数据。体系无有效触发信号时FIFO事变在环形方法，

　　不绝写入ADC送来的采样数据；当触发信号有效后，FIFO事变在桶形方法，FIFO控制器将根据DSP预先写入的"预触发/后触发时间" 控制字设置FIFO读指针位置，一旦FIFO写"满"后就克制写入，并由FIFO控制器关照DSP取走这一屏的采样数据；

　　（2） 2K字节的表现缓存：用以缓存从DSP送来的LCD表现数据，并等待LCD控制器取走送LCD表现；

　　（3） 外围控制器部分：

　　a. 测频测周电路：吸取模仿通道送来的整形后的丈量信号，测得被测信号的频率/周期值并等待DSP读取；
　　b. 采样频率控制电路：根据DSP写入的控制字分别控制ADC采样频率及FIFO写频率，以最大限度地利用有限的FIFO空间实现宽带采样；
　　c. 触发仲裁：确定是否克制模仿通道送来的触发信号；
　　d. 总线仲裁：对DSP孕育产生的地点信号及控制信号举行译码以完成对外部配置的操纵，并认真和谐FIFO和表现缓冲大概存在的读/写辩论；
　　e. LCD控制器：孕育产生LCD表现所需的种种时序信号，并认真从表现缓存中读取数据送LCD表现屏；

　　可见，本计划将除模仿通道、ADC、DSP及LCD表现屏之外的绝大部分成果部件都集成在FPGA内部。FPGA硬件在分析DSP预先写入的少量控制字后即可主动完成数据采样、信号频率/周期丈量以及波形表现等底层控制成果，而DSP则被解放出来重要认真数据编码、波形规复及人机界面等上层数据的控制处理惩罚。

　　总之，为最大限度地充分发挥可编程ASIC芯片在嵌入体系计划中的作用，本计划利用FPGA分担部分体系控制任务，使DSP可以或许更好、更有效地发挥其数据处理惩罚的专长；同时，FPGA的利用使体系中分立成果部件大大淘汰，也有效地缩减了体系的体积和功耗，增长了体系的可靠性。

　　2．2 表现缓存的计划

　　本体系中对LCD表现缓存的计划是必要偏重思量的。为办理"DSP不绝写（革新）"和"LCD控制器不绝读"的抵牾，通常体系中必要设置两片独立的RAM 芯片，并引入巨大的"PING－PANG"切换控制机制，以包管DSP写操纵和LCD读操纵总是针对差别的RAM芯片。而在本计划中，我们直接利用了 FPGA内部的双口块RAM资源，一方面FPGA内部的RAM控制电路实现对双口RAM的异步读/写，包管表现数据更新在时间上的连续性；另一方面，由 FPGA分别定义的差别宽度的读/写数据端口主动完成了数据宽度的转换。

　　这里的一个实际题目是：FPGA内部双口块RAM容量是有限的。本计划采取的FPGA内部只有2KB容量的双口块RAM，而我们选用的320×240的 LCD一整屏的表现数据必要将近10KB（9,375B）单位来存放。一种办理的要领是：体系将一屏表现数据分为5帧来处理惩罚，FPGA以定时停止的方法向 DSP申请数据革新，而每次停止DSP将向表现缓冲中写入1/5屏的数据。实际证明，只要计划好时序干系，体系的事变黑白常稳固的。

　　3. 便携式数字存储示波表的软件体系框架

　　3．1 软件体系布局计划

　　为了进步体系的可维护性和可扩展性，本文示波表经心计划了一种模块化的层次软件体系架构，如图3所示。

　　此中：

　　（1）硬件接口层：重要包括底层驱动步伐（以函数情势提供），如硬件初始化代码、DSP停止办事代码（FIFO送来的读停止及表现数据革新定时停止）、根本表现模式（点、线、字符、汉字、栅格等）代码、DSP写显存代码、DSP读FIFO代码以及DSP对别的端口的访问代码等等；

　　（2）内核层：根据当前测试必要调用差别成果模块以和谐完成测试任务；可调用的模块包括通道控制模块、采样时钟控制模块、时基/幅基调解模块、表现数据处理惩罚模块、波形数据处理惩罚模块（包括插值子模块、信号参数谋略子模块、频谱阐发子模块等等）；

　　（3） 用户界面层：包括键语阐发及键值散转模块、菜单表现模块；
为提供精良的人机界面，并构造和谐完成浩繁的丈量任务，本体系中软件事变量比较大、软件成果比较巨大。采取如许的层次模块布局后，只要各模块（函数）接口定义得清楚明白并具有肯定的通用性，就可以创建精良的软件体系框架，使得软件的更新和维护非常方便。

　　3．2 软件流程计划

　　图4所示为本示波表软件事变流程，重要包括三部分：

　　（1） 初始化模块：包括DSP片内寄存器初始化、DSP片外外围器件初始化、示波表测试条件初始化、全局消息变量初始化及表现缓冲初始化等。
　　（2）事变方法设置模块：如必要，步伐将根据用户按键输入状态设置（Manual事变方法）或根据被测信号的变革主动调解（Auto事变方法）示波表当前事变方法――包括通道控制、采样时钟控制、时基/幅基调解及对FPGA内控制字的更新等。
　　（3） 信号数据的处理惩罚及表现模块：读入本次触发后征求的波形数据（包括测频测周数据），并对波形数据举行处理惩罚――包括插值处理惩罚、频谱阐发、信号参数谋略、表现数据映射处理惩罚等。

　　4. 体系性能

　　本计划采取了Motorola公司的16位嵌入式DSP（56805）和Xilinx公司的FPGA（XC2S50）来实现，体系整合后已经历证，到达以下指标：

　（1） 模仿带宽10MHz，单次带宽5MHz；
　（2） 最高取样率40MS/s；
　（3） 程度扫描时基50ns/div~10s/div，垂直扫描 幅基5mV/div~5V/div；
　（4） 可测信号参数：频率、周期、均匀值、有效值、峰峰值等；

　　如今体系中的DSP和FPGA资源都还留有较大富余量，极有利于体系的进一步改革、升级。

　　5. 结论

　　在及时信号处理惩罚体系中，通常底层的信号预处理惩罚算法处理惩罚的数据量大，对处理惩罚速率的请求高，但运算布局相比拟较大略，适于用硬件实现；而高层处理惩罚算法的特点是数据量较少，但算法的控制布局巨大，适于用运算速率高、寻址方法机动、通讯机制强大的DSP芯片来实现。本计划因此采取DSP＋FPGA布局同时分身速率及机动性，此中底层FPGA硬件完成数据采样、信号频率/周期丈量以及波形表现控制等成果，而上层DSP软件则认真实现数据编码、波形规复谋略及人机界面的处理惩罚。

　　随着测试技能的进一步生长，便携式仪器的市场远景越来越广阔，本计划基于DSP＋FPGA的嵌入式体系布局的研制告成，有效地减小了体积，低落了功耗，加强了可靠性，为国产数字示波表的进一步研制和开辟做出了有效的实行，并且对别的数字仪器仪表的小型化计划也具有肯定的引导意义。