中频信号分为和差两路，高速A／D与DSP构成的数据征求体系要分别对这两路信号举行征求。对付两路数据征求电路，A／D与DSP的接口连接是一样的。两个A／D同时将和路与差路信号采样，并分别送入两个FIFO；DSP分时从两个FIFO中读出征求的数据，完成数据的征求。

　　1 数据征求体系构成及原理

　　数据征求体系由A／D、FIFO、CPLD以及数字信号处理惩罚板构成，图1为征求体系的构成框图。

　　体系中，和路和差路中频信号都是模仿中频信号，颠末A／D 芯片将模仿信号变成数字信号，再颠末FIFO芯片，将征求到的数据送人数字信号处理惩罚板。数字信号处理惩罚板中的处理惩罚器是DSP。DSP的数据线和2片FIFO的数据线连接，同时也和CPLD连接，地点线和CPLD连接。2片FIFO芯片的读写控制逻辑由1个CPLD举行控制。CPLD与上位机的数据线、地点线连接，数字信号处理惩罚板通过CPLD和上位机通讯。

　　2 芯片的特点及选择

　　2.1 AD6644高速模数转换器

　　AD6644是一种单片式的高速、高性能的14位模／数转换器，内含采样保持电路和基准源。AD6644提供兼容3.3 V CMOS电平输出；采样速率最高可达65 Msps，一样平常采样速率为40 Msps；信噪比典范值为74 dB，无杂散动态范畴SFDR为100 dB；功耗为1.3 W，输入模仿带宽可达250 MHz，温度范畴为-25℃～+85℃。

　　AD6644采取三级子区式的转换布局，既包管了精度又低落了功耗，其成果框图如图2所示。它的模仿信号输入方法是差分布局，每个输入的电压以2.4 V为中间，上下范畴在0.55 V以内。由于两个输入的相位相差180°，以是AD6644的模仿输入信号的最大峰一峰值为2.2 V。

由图2可以看出，差分模仿输入端先颠末缓冲掉队入第一个采样保持器(TH1)。当编码时钟为高时，TH1进入保持状态。TH1内保持的值作为粗的5位ADC1的输入。ADC1的数字输出驱动一个5位数／模转换器DAC1。DAC1请求具有通过激光校正的14位精度。耽误的模仿信号与DAC1的输出相减，孕育产生第一剩余信号，并送给采样保持器TH3。采样保持器TH2的作用是耽误，为补偿ADC1的数字延时提供了模仿延时，使送入TH3的两路信号同时到达。

　　第一剩余信号送人由5位ADC2，5位DAC2和通道TH4构成的第2转换阶段。第2个DAC请求具有校正的10位精度。TH5的输入是通过由DAC2输出与被TH4耽误第1个剩余信号而得到的第2个剩余信号相减，TH4与TH2的作用雷同。TH5驱动末了6位ADC3。ADC1、ADC2、ADC3的数字输出总和与数字偏差校正逻辑一起孕育产生终极的输出数据，结果是14位二进制补码编码的并行数据。

　　2.2 TMS320C6713

　　本模块的DSP芯片选用TI公司的浮点数字信号处理惩罚器TMS320C6713。TMS320C671 3内有8个并行的处理惩罚单位，分为雷同的两组。其体系布局采取超长指令字(VLIW，Very Long Instruction Word)布局，单指令长32位，8个指令构成一个指令包，统共字长为8×32=256位。芯片内部设置了专门的指令分派模块，可以将每个256位的指令包同时分派到8个处理惩罚单位，并由8个单位同时运行。芯片的最高时钟频率达225 MHz，其最大处理惩罚本领可以到达1 800 MIPS。TMS320C6713的以上特点，包管了后端信号处理惩罚的及时性，能餍足本体系的性能请求。

　　2.3 FIFO存储器IDT72V253

　　FIFO存储器容许数据以差别的速率写入和读出，IDT72V253是一种高速的4 096字×18位的FIFO器件，如图3所示。其最高频率可达166 MHz，数据写入数据读出时间均为10 ns。当锁入的字数高出4 096时，存储器进人满状态。

FIFO的状态可通过时期和状态位——满(FF／IR)、空(EF／OR)、半满(HF)、PAE和PAF来得到。当存储器满时，FF／IR输出为低电平；当存储器为空时，EF／OR输出为低电平。当FIFO存有不少于2 048字内容时，HF输出为高。

PAE和PAF状态位是可编程状态位。当写使能端WEN电平变低时，待送入FIFO的数据在WCLK时钟的同步下送人FIFO，当第一个字被写入时，EF／OR引脚的电平变为高电平；当送入的数据高出(n+1)(n为PAE的偏置值)个字时，可编程状态位PAE变为高电平；当有(D／2)+1(2 049)个字写入时，HF引脚电平变低；随着数据的连续写入，会引起PAF引脚电平变低。要是没有数据读出，当有(D—m)(4 096—m)个字写入时，PAF引脚电平变低。

当FIFO数据写满时(对付IDT72V253，便是写入4 096个字)，FF／IR位变为低电平，制止数据的进一步写入。当FIFO写满时，第一个读操纵将会引起FF位电平变高，其后的读操纵将会引起HF和PAF引脚电平变高。当FIFO内里只有n个字时，PAE引脚电平变低；当末了一个字从FIFO读出时，EF引脚电平变低，制止进一步的读操纵。

　　3 高速A／D转换器与DSP的接口计划

　　3.1 接口计划

　　AD6644是14位模数转换器，IDT72V253是18位FIFO，TMS320C6713 DSP的数据总线是32位，以是IDT72V253和TMS320C6713只需接低14位的D0～D13。由于FIFO的先入先出特别布局，体系中不必要任意地点线的参加，大大简化了电路。

A／D采样所得数据要及时送入FIFO，因此两者的写时钟频率必须一样，且AD6644和IDT72V253的最小时钟输入都是10 ns，操纵起来同一方便。CPLD选用Xilinx公司的xc95144xl-tql44，用它实现四二输入与门，把TMS320C6713的通用缓冲串口(Mcbsp)中的DX、FSX配置为通用输出口(GPlO)，对这个四二输入与门的通断举行控制，从而对A／D转换器和FIFO的写时钟举行控制。

由于外部FIFO占用着TMS320C6713的CE0空间，以是读信号的逻辑干系为：R=CE0+ARE，TMS320C6713的CE0和ARE相“与”后与IDT72V253的RCLK相连，为FIFO提供读时钟(CE0和ARE相“与”由xc95144xl-tql44完成)。TMS320C6713的CLKX与IDT72V253的复位信号PRS相连用以复位FIFO。接口框图如图4所示。

　　3.2 时序计划

　　通过两个“与”门分别对A／D转换器和FIFO的写时钟举行控制，由于AD6644从模仿输入开始到该次转换的数据出如今输出口上必要4个时钟周期，并且在高速率采样时导线的延时结果会非常明显，若把A／D转换器和FIFO的时钟连在一起，很大概过多地采到无效数据。退出控制以后，通过软件延时，可以方便地分别对A／D转换器和FIFO的时钟举行控制，调试起来相称方便，力求把采到无效数据的位数减至最低。AD6644的事变时序如图5所示，IDT72V253写时序如图6所示。

　　采样时，通过步伐使DX和FSX输出为1。此时采样脉冲与DX、FSX相“与”后被分别送人AD6644的时钟输入ENCODE和IDT72V253的写时钟输入WCLK，A／D转换器开始事变，且不绝将转换数据送至本身的输出口D0～D7。当写使能WEN为低时，A／D转换器输出口上的数据在WCLK的上升沿被依次写入FIFO。

A／D转换器和FIFO每来一次脉冲，便完成一次模数转换并把数据次序存人FIF。使IDT72V253的LD为低、FSELO为高、FSEL1为高时，IDT72V253颠末主复位后，偏移值n、m为默认值63，每个雷达回波脉冲采样63个点后，存储器险些满标记PAF输出低电平(在未到63时输出高电平)。把此标示接到TMS320C6713的外部停止INT0上，利用它由高到低的变革孕育产生停止，以表明一组数据征求完成。

　　在停止中，DSP起首敏捷封闭采样脉冲信号(使DX和FSX的输出为0)，克制A／D转换器和F1FO的事变。TMS320C6713的CE0和ARE相“与”后与FIFO的读输入RCLK接在一起，DSP每实行一次I／O读操纵，R=CE0十ARE便向RCLK发出一脉冲，把FIFO读使能PEN置为低，同时连续实行63次I／O读操纵，数据便依次从IDT72V253送入TMS320C6713，整个数据征求事变就此完成。

在举行第二次数据的征求前，最好将IDT72V253先复位，把TMS320C6713通用缓冲串口的CLKX配置为通用输出口，给IDT72V253的PRS引脚输入一个不小于10 ns的低脉冲，即在DSP的CLKX引脚输出一个低脉冲。如许可以更充分地包管FIFO的读、写指针的稳固。

　　3.3 软件计划

　　软件计划包括CPLD和DSP两个部分。CPLD步伐用VHDL语言编写，实现大略的逻辑转换成果，步伐计划比较大略。DSP编程中有几个关键步调：外部停止使能、时钟送入A／D转换器和FIFO、等待停止、克制A／D转换器和FIFO、征求数据、复位FIFO。整个软件流程如图7所示。

　　4 结 论

　　通过实际计划表明，在DSP高速数据征求体系中，采取FIFO器件作为A／D转换器与DSP之间的桥梁，可以根据详细必要机动设置FIFO的各个标记，使其具有很强的外部接口本领；并且通过软件很容易调解A／D转换器、FIFO和DSP的操纵时序，加强了操纵的机动性，起到了很好的数据缓冲作用，包管了数据征求的寂静可靠。体系硬件具有布局大略、性能可靠的特点；软件具有控制机动、步伐调试方便等好处。