基于FPGA的谋略机防视频信息走漏体系计划

        谋略机视频通路驱动电流大，袒露空间多，能通过辐射、传导及耦合的方法向四周空间辐射其自身正在处理惩罚的信息。平凡谋略机表现终端所辐射的带有有效信息的电磁波，在1000米以外还可以或许吸取和复现。研究表明：谋略机视频体系的重要电磁走漏源是表现器和视频电缆。

       倘若表现终端为数字微镜DMD(Digital MicromirrorDevice)表现器。该表现器将谋略机每个像素点的图像信号颠末数字光处理惩罚DLP(Digital Light Processing)后，存入SDRAM双向缓存器，当一帧图像吸取完毕时，内部数据处理惩罚电路同时引发各像素点映射的微镜活动，完成一帧图像的表现。DMD表现器峰值数字驱动电压不高出33.5V，电磁辐射很低，且各微镜片同时驱动，形成相互滋扰的向外辐射信号，解码难度极大，从而使其成为无信息走漏的表现器。此时，视频电缆的辐射在整个视频通路的辐命中就占主导职位地方。要是在视频信号颠末视频电缆传输到表现器之前就对其举行处理惩罚，则可以有效地低落电磁辐射和信息走漏。

       1 视频信息走漏机理及办理方案

       1.1 视频信息传输进程中走漏机理

       在谋略机视频通路中，信息的发送重要为并行发送和串行发送两种方法。如今常见的视频信息都为串行传输，在串行传输的信号波长与其视频电缆物理长度可比的环境下，视频电缆起着天线作用，容易孕育产生高强度的有效信息的电磁走漏，如许就可以较为容易地对串行信号实现时分吸取、频分吸取和方位吸取。以是串行视频信息很容易被盗取及复现。

       在并行传输方法下，由于数据线隔断很小且发射信号频率雷同或相似，以是截获难度要大得多。但将R、G、B三路串行模仿视频信号分别转化为数字信号后，若不经处理惩罚就直接举行传输，此时同时传输的还是一个像素的差别位信息，因此，从像素角度来思量，仍为串行传输。若传输的图像仅有好坏两种颜色，则此时并行传输电缆上某临时候的数据为全“1”或全“0”，即并行电缆中各信号线具有雷同的波形，也就不需对各信号线分别吸取，此时视频电缆雷同于串行传输方法，有效信息就很容易被盗取。

       1.2 基于像素的并行传输方法

       为了有效地淘汰视频信号被截获的大概性，在视频信号送至视频电缆中传输之前就对其举行肯定的格局转换，使得在并行电缆上能同时传输多个像素，实现真正意义上的并行，即基于像素的并行传输。在这种并行传输方法下，纵然吸取方能吸取到辐射信息，由于无法辨别各像素的次序，也就不克不及复现信息。

       本文计划的防信息走漏体系便是通过对视频信号的格局转换处理惩罚，实现多个像素的同时传输。图1为视频信息格局转换原理表示图，输入数据为串行模仿视频信号颠末A／D转换后得到的数字视频信号，体系吸取信息时，其次序是按单个像素依次吸取的，此时数据为“像素包”格局。通过格局转换模块处理惩罚之后，这些以“像素包”格局吸取到的视频信号数据被转换成为根据“位平面”格局分列的输出数据。此时并行电缆上传输的便是多个像素的数据。“位平面”格局的视频数据传输至表现端后再通过格局转换模块恢复为“像素包”格局。

       次序吸取到的“像素包”格局的数据可以用以下的聚集方法予以形貌：若体系吸取到n个像素，则用D表现吸取到的这一组视频信号，S表现D中各元素间的先后次序干系，信号色彩数为23m种，即R、G、B三种颜色分别具有2m级灰度，则：

       同样，转换为“位平面”格局后的输出数据亦可以用同样的聚集方法举行形貌：E表现格局转换后的一帧图像的数据，F表现E中各元素间的先后次序干系，则：

       将视频信息由聚集D所表述的情势转换成由聚集E所表述的情势，便是传输数据格局转换所要完成的事变，即请求起首输出全部像素的第一位二进制数据，然后输出全部像素的第二位二进制数据，直到末了输出每个像素的末了一位二进制数据。因此，“位平面”数据是n个像素点的三种颜色的、具有雷同“权值”的数据的聚集。

       2 体系硬件计划

       2.1 总体方案计划

       根据上面提出的像素并行传输的原理，计划基于FPGA的防视频信息走漏体系。图2为该体系硬件计划框图，整个体系由征求端适配卡和表现端适配卡构成。

       高速视频专用A／D转换器采取AD公司的高性能AD9883A，重要特点是：

       (1)高达300MHz的带宽和140MSPS的转换率。

       (2)三路独立的0～1.0V的输入信号范畴，非常得当采样视频信号。

       (3)提供I2C总线接口等，以适应多种应用。

       高速视频专用D／A转换器采取AD公司的高性能ADV7125，重要特点是：

       (1)高达330M的吞吐量。

       (2)三路独立的8位DA转换器。

       (3)TTL兼容输入信号，便于电路计划。

       (4)单电源5V或3.3V供电，遍及应用于数字视频体系、高辨别率彩色图像表现体系。

       体系事变原理是：将来自显卡的视频信号输入至征求端适配卡，征求端适配卡上的A／D转换器将R、G、B三路模仿视频信号分别转换成三路并行8位数字信号，同时也对行、场同步举行相位修复和幅度补偿，使之变为标准的行、场同步信号，然后将该信号送至FPGA中，同时在状态机的控制下将以像素为单位的视频信息转换为“位平面”格局。信号处理惩罚完后通过并行传输电缆传输至表现端适配卡，而表现端适配卡则认真将“位平面”信息恢复为像素格局，并通过D／A转换器将三路共24bit数字视频信号恢复成模仿信号送给表现配置举行表现。

       2.2 电磁兼容计划

       2.2.1 信号完备性计划

       体系中数字视频信号对传输时延请求较高，在布线时，其走线的路径要大概同等并且只管即便短，以实现对传输时延的请求；公道摆设去耦电容的摆放位置，尽大概靠近所要举行去耦的电源；AD9883A芯片和ADV7125芯片四周电路的布线要尽大概短，四周的元器件要尽大概摆设紧凑，以减小电流环路面积，从而减小静电滋扰；安排过孔时，细致不要过密，以免破坏镜像层；适配卡所用的电阻、电容、电感和IC芯片均为外貌帖装元件，有利于克制电磁滋扰。

       2.2.2 电源完备性计划

       体系所用的A／D转换器芯片、D／A转换器芯片对电源有严格的请求，除了要有模仿电源和数字电源之分外，AD9883A还要有PLL电路的专门电源，而FPGA电源要有内核电源和数字输出引脚的电源。因此，整个体系的电源计划是一个很大题目。这里用两片LT1764作为FPGA的两种电源，用两片TPS76333作为AD9883A的两种电源，一片TPS76333作为ADV7125的电源。两块适配卡均 采取四层板布局，顶层和底层作为信号的走线层，中间层分别是地层和电源层，以确保体系在高速运行时有精良的电源环境。

       3体系逻辑实现及仿真

       FPGA芯片采取Altera公司Cyclone系列芯片EP1C6Q240C8。Cyclone系列芯片是基于1.5V，0.13μm工艺，具偶然钟锁相环(PLL)和专用DDR接口，支持多种I／O标准的芯片。其内部嵌入了很多专用硬核模块，被遍及地用于可编程片上体系(SOPC)中。

       本体系对高速图像信号举行处理惩罚，事变时钟近100MHz。为了得到更好的布线结果和体系性能，时钟信号必须颠末锁相环到达全局时钟布线网络。本计划利用Altera公司的Maga Wizard设置Cyclone PLL参数天生IPcore，办理了信号时延的题目，同时也餍足了读取视频信号时所需的创建、保持时间请求。图3为利用FPGA内部PLL对输入的点频时钟PXCLK_AD举行相移后的波形，图中，pxclk与点频同频，经相位修复及幅度补偿后用作体系基定时钟，delayclk为点频三分频，用作延时时钟。

       3.1 视频信息格局转换模块

       在征求端适配卡中，视频信息由“像素包”格局转换为“位平面”格局，可由一个n×m矩阵转换电路完成，其输入数据总线宽度为m位，输出数据总线宽度为n位。体系事变时，每次要连续举行n次输入，即读入n个像素的数据，再连续举行m次输出，即把这些数据写到m个位平面所映射的各自的存储位置。格局转换电路原理如图4所示，采取一个n×m的D触发器阵列，再加上相应的输入和输出锁存电路及状态机控制电路，即可实现nxm数据格局转换。 

       当第i个像素输入时，输入数据状态机触发第i行D触发器，第i个像素的第j位灰度信息就被存储在第i行的第m-1-j个D触发器中(i=1，2，…，n，j=0，1，…，m-1)，n个像素全部输入完毕后，n×m位二进制信息就全部存储在n×m个D触发器中。此时，第i行D触发器中存储的是第i个像素的m位灰度信息，即“像素包”格局信息，第j列D触发器中存储的是n个像素的第m-1-j位灰度信息，即“位平面”格局信息。输出数据状态机按肯定次序输出某一列D触发器中数据，即可实现“位平面”数据的输出。视频信息由“位平面”格局转换为“像素包”格局原理与上述矩阵电路相似，限于篇幅在此不再先容。

       在辨别率为1024×768、革新率为75Hz的环境下，点频为78.75MHz，由于数据传输的速率与传输位数成反比，若n<m，则传输速率必要提拔m／n倍，在如许高的速率下，很难包管信号的完备性，因此本文计划的视频信息处理惩罚体系中令n=m，而利用的A／D转换器芯片对视频信息的转换位数为8，即m=8，故取n=8，即每次连续输入8个像素。

       3.2 同步信号延时模块

       同步信号是肯定频率的脉冲串，与视频信号存在严格的同步干系，其频率与显卡设置的表现辨别率和屏幕革新率有关。在举行视频信息格局转换进程中，视频信息共延时了约九个点频周期。为了使视频信息进入表现配置时与行、场同步信号间的相互时序干系仍可以或许保持齐备，行、场同步信号均需通过延时模块举行处理惩罚。图5为征求端适配卡中行同步信号延时电路图。本体系由两块适配卡构成，两块适配卡中行、场信号延时电路相似。

       3.3 体系顶层模块

       整个防视频信息走漏体系计划完成后，其顶层模块如图6和图7所示。图中，SCI、SDA用来初始化AD9883A芯片，DATA_RDY为自定义的视频信息转换完毕信号。 

       两块适配卡中都有格局转换电路，视频信息颠着末两次格局转换后，终极恢复为初始的“像素包”格局数据。取输入点频PXCLK_AD为78.75MHz，运用Quartus II举行综合及时序仿真后，两个顶层模块综合仿真的结果如图8所示，图中，三组数据依次为“像素包”格局、“位平面”格局、“像素包”格局。

       从图8中可以看出视频信息颠末两次转换后被恢复成原始数据，行、场信号也相应有了肯定的延时，且与视频信息保持了精良的同步性，这阐明基于像素的并行传输方法是可行的。

       在采取DMD表现器作为终端表现配置的条件下，以现场可编程门阵列(FPGA)为底子、以基于像素的并行传输方法为内核的谋略机防视频信息走漏体系能实现多个像素的同时传输，吸取方极难从吸取到的辐射信息中辨别出各像素的表现次序，也就不克不及复现信息，从而有效地防备了视频信息被截获，加强了信息寂静性。