微机掩护中DSP与时钟DS12CR887的接口计划

　　微机继电掩护技能不绝生长，利用的算法也日趋巨大，与网络的通讯和前沿的监测都盼望由掩护装置实现，这对继电掩护硬件的速率和处理惩罚本领提出了更高的请求。DSP技能的不绝生长使其在电力体系中渐渐得到了遍及的运用，为开辟处理惩罚本领强大的微机掩护体系奠定了底子。

　　1 引 言

　　DSP固然在算法处理惩罚上成果强大，但其控制成果较弱。而CPLD的刚强在于时序和逻辑控制。

　　在微机继电掩护体系中，需配备时钟芯片，以使体系的掩护举措、变乱变位、告警信息的时间得到记录和上传，便于以掉队行变乱阐发和处理惩罚。

　　而如今较常用的时钟芯片一样平常以Intel总线时序事变，硬件上存在地点和数据线复用的特点，在掩护装置中要是采取DSP作控制器，会出现DSP地点和数据线无法与时钟芯片直接共同的环境，这时通过CPLD的可编程逻辑控制模仿时钟芯片的事变时序。体系中其他外围电路的控制要领和原理与时钟芯片完全雷同，以此要领可以搭建一个通用性强、性能稳固的硬件平台，再通过种种详细的掩护应用软件，从而实现种种详细成果的微机掩护装置。

　　2 装置的硬件计划

　　2.1 微机掩护装置总体布局

　　微机掩护装置总体布局如图1所示，重要由数据处理惩罚单位(DSP)、数据征求单位(A／D转换器)、人机接口单位(MMI模块)以及开入开出单位等构成。此中，DSP选用TI公司的TMS320VC33，CPLD采取Altera公司的EPM3256A，A／D转换器采取AnalogDevice公司的AD676，时钟芯片采取Dallas公司的DS12CR887。

　　2.2 DSl2CR887与TMS320VC33的硬件接口

　　时钟芯片的接口原理图如图2所示，为使体系硬件布局大略，软件易于实现，由CPLD孕育产生时钟芯片所需的时序信号，以控制时钟芯片的读写。DSP数据总线直接引人DS12CR887地点数据总线，部分地点总线及控制线PAGE3、时钟输出H1等经CPLD输出到DS12CR887所需的控制线引脚。

　　3 DS12CR887的特性和成果

　　3.1 性能特点

　　DS12CR887及时时钟芯片成果丰富，其正常事变电压为3.3 V，事变电压范畴为2.97 V～3.63 V，是应用在DSP硬件电路中的抱负时钟芯片。DSl2CR887的详细的特性如下：

　　(1) 具有10字节RAM用来存储时间信息。可以或许主动孕育产生年、月、日、时、分、秒、星期等时间信息，并且偶然、分、秒的闹铃成果，温度25℃时每个月的时间偏差在±1分钟以内。

　　(2) 内部自带电池，外部失电时，温度25℃时其内部时间信息可以或许保持5年之久。

　　(3) 对付一天内的时间记录，有12小时制和24小时制两种模式。在12小时制模式中，用AM和PM区分上午和下午。

　　(4) 时间有二进制数和BCD码两种表现要领。

　　(5) 内置128字节RAM，此中10字节RAM用来存储时间信息，4字节RAM用来存储控制信息，称为控制寄存器，114字节的通用RAM可供用户利用。

　　(6) 用户还可对DS12C887举行编程以实现多种方波输出，并可对其内部的三路停止通过软件举行屏蔽。

　　3.2 内部RAM及寄存器成果

　　DS12CR887片要地本地点空间为00H～7FH，此中00H为秒单位，01H为闹秒单位，02H为分钟单位，03H为闹分单位，04H为时单位，05H为闹时单位，06H为星期单位，07H为日单位，08H为月单位，09H为年单位，0AH～0DH单位分别为控制寄存器A、B、C、D。0EH～7FH为用户RAM区，可用来在体系失电时生存数据。通过访问A、B、C、D四个寄存器，可随时设置和相识DS12CR887的事变方法。

　　3.3 引脚成果

　　DS12CR887的引脚分列如图2所示。各引脚的成果阐明如下：

　　GND、VCC：事变电源。此中VCC接+3.3 V输入，GND接地，当VCC的输入小于+2.97 V时DS12CR887会主动将电源切换到内部自带的锂电池上，以包管内部时钟电路能正常事变，但此时不克不及读写数据。

　　MOT：模式选择引脚。DA12CR887有两种事变模式，即Motorola模式和Intel模式，MOT接VCC选用Motorola模式；MOT接GND时，选用Intel模式。本文重要讨论Intel模式。

　　SQW：方波输出引脚。用户可以通过对控制寄存器编程得到13种方波信号输出。

　　AD0～AD7：复用地点数据总线。该总线采取时分复用技能，在总线周期的前半部分，出如今AD0～AD7上的是地点信息，用于选通DS12CR887的RAM，而在总线周期的后半部分，出如今AD0～AD7上的是数据信息。

　　AS：地点选通输入引脚。在举行读写操纵时，AS的降落沿将AD0～AD7的地点信息锁存至DS12CR887。

　　DS：数据选择或读输入引脚。该引脚有两种事变模式，选用Intel事变模式时，该引脚是读使能输入引脚，即Read Enable。

　　R／W：读／写输入引脚。该引脚也有两种事变模式，选用Intel模式时，该引脚可作为写使能输入，即Write Enable。

　　CS：片选输入引脚。低电平有效。

　　IRQ：停止恳求输出引脚。低电平有效。

　　RESET：复位输入引脚。低电平有效，该引脚有效对DS12CR887的时钟、日历和RAM中的内容无影响，仅对内部控制寄存器有影响，在典范应用中，RESET可以直接接至VCC，如许可以包管在DS12CR887失电时，其内部控制寄存器不受影响。

　　4 时序阐发及软件成果的实现

　　DS12CR887有两种接口总线时序事变方法，此体系中DSl2CR887事变在Intel总线时序方法，其写下令时序如图3所示，读下令时序如图4所示。

　　从DS12CR887的时序图可以看出，在一次读或写操纵中，地点／数据复用总线上先出现地点，后出现数据。写操纵时，当片选信号CS有效时，地点锁存信号AS的降落沿将AD0～AD7上的数据锁存作为地点(AS高电平的宽度PWASH不小于45 ns时，锁存地点有效)；随后读写信号R／W为低电平(低电平宽度PWEH不小于90 ns)，在R／W的上升沿将AD0～AD7上的数据写入DSl2CR887，在R／W的上升沿请求AD0～AD7的数据稳固时间不为小于70ns(即tdsw>70 ns)，通过上述时序，才完成一次写操纵。读操纵同样起首将数据线(AD0～AD7)上的信号锁存为DS12CR887必要的地点，然后DS12CR887才华在AD0～AD7上输出有效数据。

　　DSP TMS320VC33在一次操纵中，数据线输出数据，地点线输出地点。从这个特点出发，假想用TMS320VC33的两次操纵孕育产生的时序来完成DS12CR887的一次操纵。详细思路如下：起首在TMS320VC33的数据线D0～D7上输出DS12CR887必要的地点：要是是写操纵，颠末肯定耽误后在数据线D0～D7上输出必要写入到DS12CR887的数据：要是是读操纵，则颠末肯定耽误后通过数据线D0～D7读人数据。

　　下面给出CPLD中的源步伐，采取Verilog HDL语言编写。此中Address[5：0]分别映射A21、A20、A3、A2、A1、A0；在DSP的步伐中设置总线控制寄存器为软件等待2个H1时钟周期。

　　DSP源步伐采取C语言编写，读写时钟芯片所分派地点如下：

　　5 结束语

　　由于DS12CR887是地点／数据复用总线时序，与DSP的读写时序差别，以是在接口计划时对DSP、时钟芯片的时序阐发就非常紧张。与时钟的控制雷同，此体系可以方便地控制人机接口、A／D采样、开关量等外围接口电路。DSP+CPLD体系可以搭建大略、稳固、机动的微机掩护体系硬件平台。在此硬件平台上已告成开辟出微机掩护体系软件．获取了精良的结果。